ここでは、システム入力クロックに関する推奨事項について説明します。これらの推奨事項は、FPGA データシートに記載された FPGA コンフィギュレーション システムに使用されるクロック信号の要件に基づいて決定しています。
• デューティ サイクル: 45% 以上、55% 以下
入力クロックの周波数が高いほど、ソリューションのエラー軽減レイテンシは小さくなります。 したがって、周波数はなるべく高い方が理想です。入力クロックの最大周波数を決定する際には、いくつかの重要な要因を考慮する必要があります。
• FPGA コンフィギュレーション システム (ICAP) の最大クロック周波数を超えないこと。 具体的な数値は、ターゲット デバイスのデータシートを参照してください。
• スタティック タイミング解析ツールで報告された最大クロック周波数を超えないこと。通常、この条件が制限となることはありません。
システム レベル サンプル デザインを使用する場合、完全同期設計手法に基づき、クロック周波数を選択する際には外部インターフェイスのタイミングとの関係も考慮する必要があります。
• 専用の SPI フラッシュを使用して分類データを格納する分類機能をそのまま使用する場合:
° SPI バスの最大クロック周波数を決定するには、SPI バス タイミング バジェットの評価が必要です。解析例は SPI バス タイミング バジェット を参照してください。
° SPI バス クロックは入力クロックの 1/2 です。したがって、入力クロックは SPI バスの最大クロック周波数の 2 倍以下とする必要があります。
• UART ヘルパー ブロックと UART インターフェイスを使用してコントローラーと通信する場合:
° 入力クロックとシリアル インターフェイスのボー レートは、16 の整数倍の関係です。標準ボー レートが必要な場合、非常に高いボー レートまたは非常に低い入力クロック周波数では解空間が限られることがあります。
° 解析例は 「 スイッチング動作 」 を参照してください。