スタートアップ レイテンシ - 3.1 日本語

UltraScale Architecture Soft Error Mitigation Controller v3.1 LogiCORE IP 製品ガイド (PG187)

Document ID
PG187
Release Date
2019-05-22
Version
3.1 日本語

スタートアップ レイテンシとは、FPGA のコンフィギュレーションが完了してから SEM Controller の初期化が完了するまで (すなわち SEM Controller が監視ステートに遷移するまで) の遅延をいいます。このレイテンシは FPGA のサイズ (フレーム数) およびソリューションのクロック周波数によって変わります。

スタートアップ レイテンシは一度だけ加算されます。これはエラー軽減プロセスの一部ではありません。 表: UltraScale デバイスの最大スタートアップ レイテンシ (ICAP FMax の場合) 表: UltraScale+ デバイスの最大スタートアップ レイテンシ (ICAP FMax の場合) に示すように、スタートアップ レイテンシはブート時間と初期化時間で構成されます。

表 2-5: UltraScale デバイスの最大スタートアップ レイテンシ (ICAP F Max の場合)

デバイス

ブート時間 (ICAP F Max 、ms)

初期化時間 (ICAP F Max 、ms)

UltraScale

XCKU035

127

52

XCKU040 (1)

127

52

XCKU060

127

75

XCKU085

127

75

XCKU095

127

109

XCKU115

127

75

XCVU065

127

75

XCVU080

127

109

XCVU095

127

109

XCVU125

127

75

XCVU160

127

75

XCVU190

127

75

XCVU440

127

156

注記:

1. ハードウェアで計測されています。 このアーキテクチャのほかのデバイスのデータは、この計測値を元に外挿で求めます。

表 2-6: UltraScale+ デバイスの最大スタートアップ レイテンシ (ICAP F Max の場合)

デバイス

ブート時間 (ICAP F Max 、ms)

初期化時間 (ICAP F Max 、ms)

UltraScale+

XCKU3P

127

46

XCKU5P

127

46

XCKU9P

127

71

XCKU11P

127

73

XCKU13P

127

85

XCKU15P

127

111

XCVU3P (1)

127

84

XCVU5P

204

137

XCVU7P

204

137

XCVU9P (1)

204

137

XCVU11P

204

150

XCVU13P

204

153

XCVU27P

204

150

XCVU29P

204

150

XCVU31P

127

97

XCVU33P

127

97

XCVU35P

204

150

XCVU37P

204

150

XCZU2

127

16

XCZU3

127

16

XCZU4

127

27

XCZU5

127

27

XCZU6

127

71

XCZU7

127

66

XCZU9

127

71

XCZU11

127

73

XCZU15

127

85

XCZU17

127

111

XCZU19

127

111

XCZU21DR

127

106

XCZU25DR

127

106

XCZU27DR

127

106

XCZU28DR

127

106

XCZU29DR

127

106

注記:

1. ハードウェアで計測されています。 このアーキテクチャのほかのデバイスのデータは、この計測値を元に外挿で求めます。

ブート時間と初期化時間の合計がスタートアップ レイテンシです。 実際の動作周波数でのスタートアップ レイテンシは、 表: UltraScale デバイスの最大スタートアップ レイテンシ (ICAP FMax の場合) および 表: UltraScale+ デバイスの最大スタートアップ レイテンシ (ICAP FMax の場合) のデータと この等式 から見積もることができます。

式 2-1 pg187-product_spec00003.jpg