出荷後の製品においてソフト エラーの影響が懸念される場合、通常はシステム デザイン内のコンポーネントごとに FIT バジェットが必要となります。ザイリンクス FPGA の FIT を計算するには、 SEU ラウンジで提供される SEU FIT レート エスティメーターを使用します。FIT レート エスティメーターの使用方法は、XAPP472 を参照してください。
出荷全数に対する FIT を計算するには、少なくとも次の情報が必要です。
• ターゲット デバイス
• デバイスの予想出荷数
SEU FIT レート エスティメーターは、デバイスの推定 FIT レートのほか、ある一定期間内に予想されるソフト エラーの数も提示します。
インプリメンテーション後のデザインでは、より正確に FIT を見積もることができます。より正確な見積もりには、使用するブロック RAM の数、ソフト エラーの検出と訂正にブロック RAM の ECC 機能を使用するかどうか、およびデザインに含まれるエッセンシャル ビットの割合を入力する必要があります。エッセンシャル ビットとは、FPGA の機能を定義するために使用するコンフィギュレーション RAM のビットをいいます。ソフト エラーによってエッセンシャル ビットが意図せず変化した場合、FPGA の機能が正しく動作しなくなる可能性があります。
これに対し、エッセンシャル ビット以外のビットが変化しても、機能には影響しません。デザインに含まれるエッセンシャル ビットの割合 (%) は、次の手順で調べることができます。
1. Vivado で次のプロパティを設定します。
set_property bitstream.seu.essentialbits yes [current_design]
2. デザインのビットストリームを再生成します。
3. エッセンシャル ビットの割合は Vivado Tcl コンソールに表示され、ビットストリームおよびエッセンシャル ビット データの生成時に Vivado ログにも記録されます。次に例を示します。
Writing bitstream ./sem_ultrap_v3_1_example.bit...
Creating bitstream...
Writing bitstream ./sem_ultrap_v3_1_example.ebc...
Creating essential bits data...
This design has 707717 essential bits out of 143015456 total (0.49%).
FIT の見積もりが完了したら、出荷全数に対する FIT の要件が満たされているかどうかを確認する必要があります。FIT を軽減するには、その他の設計アプローチの導入が必要になることもあります。
FIT の目標値がないと、SEM IP を使用することにメリットがあるかどうかを含め、ソフト エラーの影響を軽減するためにどのような設計変更 (およびそれに伴うトレードオフ) が必要かが明確になりません。このような場合は、SEM IP を統合する前に、SEM IP を使用して得られるメリットを明らかにしておくことが重要です。