ここからはシステム レベル サンプル デザインを解析し、FPGA にインプリメントしたソリューション自体の FIT の推定値を求めます。この解析手法は、FPGA にインプリメントしたほかの回路の FIT を推定する際にも利用できます。
この解析では、すべての機能を有効にしてすべての信号を I/O ピンに接続した場合を想定しています。Virtual Input Output (VIO) コアは解析には含めていません。このような対話型のデバッグおよび実験機能を含めたままデザインを出荷する可能性は低いためです。このため、この推定値は上限を表しています。
SEM IP を含むデザインの信頼性を設計前に推定するには、スプレッドシート形式の SEU FIT Estimator を使用してください。 表: 最大推定 FIT レート に、SEM IP ソリューションの最大推定 FIT レート (すべての機能を有効にし、すべてのヘルパー ブロックを含めた場合) を示します。
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デバイス |
FIT |
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UltraScale モノリシック デバイス |
9 |
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UltraScale KU115 (SSI の例) |
23 |
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UltraScale+ モノリシック デバイス |
3 |
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UltraScale+ SSI デバイス |
6 |
上記の推定値は、SEM Controller およびそのシステム レベル サンプル デザインで使用するコンフィギュレーション RAM とブロック RAM を含めて計算しています。