デザイン フローの手順 - 3.1 日本語

UltraScale Architecture Soft Error Mitigation Controller v3.1 LogiCORE IP 製品ガイド (PG187)

Document ID
PG187
Release Date
2019-05-22
Version
3.1 日本語

この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado ® デザイン フローおよび Vivado IP インテグレーターの詳細は、次の Vivado Design Suite ユーザー ガイドを参照してください。

『Vivado Design Suite ユーザー ガイド: IP を使用した設計』 (UG896) [参照 11]

『Vivado Design Suite ユーザー ガイド: 入門』 (UG910) [参照 13]

『Vivado Design Suite ユーザー ガイド: ロジック シミュレーション』 (UG900) [参照 9]