レイテンシの見積もり例 - 3.1 日本語

UltraScale Architecture Soft Error Mitigation Controller v3.1 LogiCORE IP 製品ガイド (PG187)

Document ID
PG187
Release Date
2019-05-22
Version
3.1 日本語

最初の例は、XCKU40 (90MHz クロック) にソリューションをインプリメントした場合の、1 ビット エラーの軽減レイテンシを見積もります。このソリューションは、軽減 + テスト モードおよびエラー分類無効でコンフィギュレーションしています。ここでは、モニター インターフェイスのスロットリングは発生しないものと仮定します。

式 2-6 pg187-product_spec00013.jpg

式 2-7 pg187-product_spec00015.jpg

式 2-8 pg187-product_spec00017.jpg

式 2-9 pg187-product_spec00019.jpg

次に、モニター インターフェイスでスロットリングが発生した場合に追加されるレイテンシの見積もり例を示します。先の例で、メッセージ長を約 80 バイト、UART ヘルパー ブロックのバッファー深さを 32 バイトと仮定します。また、UART ヘルパー ブロックのビット レートを 9,600 ボーから 460,800 ボーへ変更しています。標準 8-N-1 プロトコルを使用しており、1 バイトのペイロードをシリアル リンクで送信するのに 10 ビット時が必要です。

式 2-10 pg187-product_spec00021.jpg

この結果が示すように、特にデータ送信がシリアライズされデータ レートが低い場合、モニター インターフェイスのスロットリングによってレイテンシは非常に大きくなります。