機能 - 1.1 日本語

コアの概要

サポートされる
デバイス
ファミリ ⁽¹⁾

UltraScale+™、UltraScale™、
Zynq ^® -7000 All Programmable SoC、

7 シリーズ FPGA

サポートされる
ユーザー
インターフェイス

AXI4、AXI4-Lite、AXI3

リソース

N/A

コアに含まれるもの

デザイン ファイル

SystemVerilog

サンプル デザイン

SystemVerilog

テストベンチ

N/A

制約ファイル

N/A

シミュレーション
モデル

暗号化されていない SystemVerilog

サポートされる
ソフトウェア
ドライバー

N/A

テスト済みデザイン フロー ^{(2) (3)}

デザイン入力

Vivado ^® Design Suite

シミュレーション ⁽⁴⁾

サポートされるシミュレータについては、
『 Vivado Design Suite ユーザー ガイド:
リリース ノート、インストールおよび
ライセンス 』 を参照

合成

Vivado 合成

サポート

ザイリンクス サポート ウェブ ページ で提供

注記:

1. サポートされているデバイスの一覧は、Vivado IP カタログを参照してください。

2. サポートされているツールのバージョンは、 『 Vivado Design Suite ユーザー ガイド: リリース ノート、インストールおよび
ライセンス 』 を参照してください。

3. この IP は、Zynq PS 用の VIP は提供しません。AXI3、AXI4、および AXI4-Lite インターフェイス用の VIP コアのみを提供します。

4. この IP のすべての機能を利用するには、高度なシミュレーション機能をサポートしたシミュレータが必要です。

5. AXI VIP は、VHDL 階層に含めた場合、プロトコル チェッカーとしてのみ動作します。

6. AXI 検証コンポーネントの仮想部分を使用するには、Verilog 階層に置く必要があります。

7. 2 つの異なるリビジョン/バージョンの axi_vip パッケージをインポートしないでください。エラボレーション エラーが発生します。

8. すべての AXI VIP およびその親は、常に最新バージョンにアップグレードする必要があります。