DDRMC は、それぞれ 16、24、または 32 データ ビットの独立した 2 つの DDR インターフェイスとしても構成可能です。このセクションでは、反転構成の 2x コンポーネントのピン配置について説明します。
次の図に、反転構成で SDP、DDP (2 ランク) または 3DS コンポーネントを使用した 2x32 インターフェイスのニブル使用状況を示します。DQL と DQR はそれぞれ左側と右側のインターフェイスのデータ ニブルを示し、ACL と ACR はそれぞれ左側と右側のインターフェイスのアドレス/コマンド/制御ニブルを示し、sys_clk はシステム クロック ペア、RESET_n、および ALERT_n 信号で構成されるニブルを示します。1x32 インターフェイスでは、2 番目のバンクのすべてのニブル、および 1 番目のバンクのニブル 0、1、4、5 が空きニブルになります。
次の図に、反転構成で SDP、DDP (2 ランク) または 3DS コンポーネントを使用した 2x16 インターフェイスのニブル使用状況を示します。DQL と DQR はそれぞれ左側と右側のインターフェイスのデータ ニブルを示し、ACL と ACR はそれぞれ左側と右側のインターフェイスのアドレス/コマンド/制御ニブルを示し、sys_clk はシステム クロック ペア、RESET_n、および ALERT_n 信号で構成されるニブルを示します。1x16 インターフェイスでは、1 番目のバンクの空きニブルに加え、2 番目のバンクのすべてのニブルが空きニブルになります。
次の図に、反転構成で SDP、DDP (2 ランク) または 3DS コンポーネントを使用した 2x24 インターフェイスのニブル使用状況を示します。DQL と DQR はそれぞれ左側と右側のインターフェイスのデータ ニブルを示し、ACL と ACR はそれぞれ左側と右側のインターフェイスのアドレス/コマンド/制御ニブルを示し、sys_clk はシステム クロック ペア、RESET_n、および ALERT_n 信号で構成されるニブルを示します。1x24 インターフェイスでは、2 番目のバンクのすべてのニブル、および 1 番目のバンクのニブル 0、1、2、3 に加えニブル 4 と 5 が空きニブルになります。
