DDR4 シングル ランク コンポーネント インターフェイスは、CK 負荷の数が 9 を超える場合、2 つの CK ペアを PCB 上に配線する必要があります。負荷の数が 10 以上の場合に発生するシグナル インテグリティの問題を軽減するには、2 つの CK ペアが必要です。統合メモリ コントローラー IP は、CK 負荷の数が 10 以上のシングル ランク コンポーネント インターフェイスに対して、2 本の CK ピン ペアを出力します。PCB のデザイン ガイドラインの詳細は、 『Versal ACAP PCB デザイン ユーザー ガイド』 (UG863: 英語版、日本語版) を参照してください。
72 ビット シングル ランク、x16 ツイン ダイ (またはデュアル ダイ) コンポーネント インターフェイスでは、CK 負荷の数は 10 です。それぞれの x16 ツイン ダイ (またはデュアル ダイ) コンポーネントが 2 つの x8 ダイを持つため、CK 負荷は 2 つになります。次の図に、2 つの CK ペアの配線ガイドラインを示します。
DDR4 デュアル ランク コンポーネント インターフェイスは、CK 負荷の数が 10 を超える場合、2 つの CK ペアを PCB 上に配線する必要があります。負荷の数が 10 を超える場合に発生するシグナル インテグリティの問題を軽減するには、2 つの CK ペアが必要です。統合メモリ コントローラー IP は、CK 負荷の数が 10 以上のデュアル ランク コンポーネント インターフェイスに対して、2 本の CK ピン ペアを出力します。PCB のデザイン ガイドラインの詳細は、 『Versal ACAP PCB デザイン ユーザー ガイド』 (UG863: 英語版、日本語版) を参照してください。
72 ビット デュアル ランク、x8 ツイン ダイ (またはデュアル ダイ) コンポーネント インターフェイスでは、CK 負荷の数は 18 です。それぞれの x8 ツイン ダイ (またはデュアル ダイ) コンポーネントが 2 つの x8 ダイを持つため、CK 負荷は 2 つになります。次の図に、2 つの CK ペアの配線ガイドラインを示します。
