LRDIMM MWD サイクル トレーニング - 1.0 日本語

Versal ACAP Programmable Network on Chip and Integrated Memory Controller v1.0 LogiCORE IP 製品ガイド (PG313)

Document ID
PG313
Release Date
2021-04-08
Version
1.0 日本語
このトレーニングは、DRAM の書き込みレイテンシの設定値を維持するための適切なサイクルを割り出します。このトレーニング モードでは、コントローラーがデータ バッファー MPR レジスタを予測されるパターンであらかじめプログラムし、メモリにデータをロードするために書き込みコマンドを発行し、メモリに読み出しコマンドを発行します。データ バッファーは、読み出しデータと予測されるデータを比較し、DQ バスにその結果をフィードバックします。キャリブレーションでは、この比較結果に基づいて正確なサイクルが特定されます。
レジスタ名 数量 説明
Fx_DB_DWL_MWD_LAT ランク データ バッファーから DRAM までのレイテンシ [8:6] およびデータ バッファー位相 [5:0]