NoC および統合メモリ コントローラーのシミュレーションは、System Verilog (GUI 内の RTL) または SystemC (GUI 内の TLM) の動作モデルでサポートされます。SystemC モデルのシミュレーションは SystemVerilog モデルに比べてはるかに高速ですが、精度で劣ります。機能の検証には SystemC モデルと System Verilog モデルのどちらでも使用できますが、性能の解析には System Verilog モデルを使用する必要があります。性能には帯域幅とレイテンシの両方が含まれます。System Verilog モデルを使用した性能解析の精度は、ハードウェアの +/-5% 以内です。
System Verilog モデルは、性能解析用に開発された動作モデルです。次の機能は性能にほとんど影響を与えないため、モデル化されていません。
- キャリブレーション アルゴリズム
- メモリ初期化シーケンス – モデルはパラメーターによってモード レジスタの値を取得します。
- ECC - チェック ビット計算はサポートしていませんが、チェック ビット計算および Read-Modify-Write (RMW) による性能への影響はモデル化されます。
- データ パターンによる DRAM の初期化
- ECC ポイズン処理
- スクラビング – バックグラウンド アクティビティであるため、性能への影響は無視できます。
- 2T タイミング – 性能への影響は無視できます。
- DRAM コマンド/アドレス パリティ – コマンド/アドレスのパリティ エラーによる再試行はモデル化されません。
- 書き込み/読み出し DBI – 性能への影響がモデル化されます。
- 排他トランザクション – モデルはすべてのトランザクションを平等に扱います。
- 読み出しおよび書き込みのプログラム可能なプリアンブルおよびポストアンブル
- セルフ リフレッシュ
- CA ミラー