Versal アーキテクチャの PHY は専用ブロックと統合型キャリブレーション ロジックで構成されています。専用ブロックは互いに隣接して配置され、高性能な物理層を構築するために必要なクロックおよびデータパス配線を最短に抑えるよう、インターコネクトで直接接続されています。メモリ コントローラーおよびキャリブレーション ロジックは、4 分周または 2 分周された低周波数クロック ドメインにある、この専用 PHY と通信します。分周比は DDR4 または LPDDR4/4X のメモリ クロックに依存します。