コアのアーキテクチャ - 1.0 日本語

Versal ACAP Programmable Network on Chip and Integrated Memory Controller v1.0 LogiCORE IP 製品ガイド (PG313)

Document ID
PG313
Release Date
2021-04-08
Version
1.0 日本語

メモリ コントローラーにアクセスするための NoC スレーブ ポートは 4 つあります。これらのスレーブ ポートは、各コマンドを QoS クラスに基づいて適切なコマンド キューに振り分けます。次に、アービタが優先度と帯域幅要件に基づいてキューからコマンドを取り出し、メモリ コントローラーへ送信します。メモリ コントローラーは、効率が最適となるようにコマンドの順番を並べ替え (リオーダー)、物理層に送信します。DRAM インターフェイスのタイミングとシーケンスは物理層が処理します。コントローラーは、2 つの独立したメモリ チャネル (1 チャネルあたり最大 32 ビット データ幅) として動作するようにコンフィギュレーションできます。

図 1. メモリ コントローラーのブロック図