シングルスレッドのリニア読み出し - 1.0 日本語

Versal ACAP Programmable Network on Chip and Integrated Memory Controller v1.0 LogiCORE IP 製品ガイド (PG313)

Document ID
PG313
Release Date
2021-04-08
Version
1.0 日本語

1 つのデバイスがメモリ全体に対してリニアにアクセスします。同じページ (行) 内には非常に効率よくアクセスできますが、ページの切り替え時に効率が低下します。この低下を最小に抑えるには、ページ境界でバンクを切り替え、64 バイトの DRAM コマンドごとにバンク グループを交互に切り替えるようなマップ方式を選択します。

この場合は、16R-2B-1BG-7C-1BG-3C のアドレス マップを選択します。

このマップ方式では、3 ビットの列アドレスの後に 1 ビットのバンク グループ アドレスを置きます。これにより、1 回の DRAM コマンドごとにバンク グループが切り替わり、同じグループにアクセスした場合の性能ペナルティを回避できます。次の表に、ほかのマップ方式との性能の比較を示します。

表 1. シングルスレッドのリニア読み出しの場合のアドレス マップ
マップ名 効率 マップ方式
16R-2B-1BG-7C-1BG-3C 95% バンク グループを最適化した行/バンク/列
16R-2B-2BG-10C 54% 単純な行/バンク/列