一般的なメモリ デバッグのチェックリスト - 1.0 日本語

Versal ACAP Programmable Network on Chip and Integrated Memory Controller v1.0 LogiCORE IP 製品ガイド (PG313)

Document ID
PG313
Release Date
2021-04-08
Version
1.0 日本語
  1. ハードウェアのシステム クロック周波数が IP の設定 ([Input System Clock Period]) と一致していることを確認します。
  2. 『Versal ACAP PCB デザイン ユーザー ガイド』 (UG863: 英語版日本語版) の「メモリ インターフェイス」の章に記載されたすべてのガイドラインに従っていることを確認します。
  3. DDR メモリ コントローラーのピンおよびバンク オプションの規則を確認します (「ピン配置の規則」参照)。
    Recommended: GitHub で公開している 『Versal ACAP メモリ ピン配置の取得と検証』 チュートリアル の使用を推奨します。これは Versal DDRMC のピン配置を簡単に生成できる、迅速で効果的な方法です。すべてのピン スワップは、ハードウェアを生成する前にデザインの XDC に取り込み、検証しておく必要があります。ツールに取り込まれていない PCB レベルのピン スワップがピン規則に違反している場合、ハードウェア障害を引き起こすおそれがあります。
  4. アイドル状態およびそれ以外の状態でのボードの電圧を計測し、電圧が適切に設定され、ノイズが仕様の範囲内であることを確認します。
    • 終端電圧レギュレータ (Vtt) がオン (VCCO/2) になっていることを確認します。
    重要: LPDDR4/4X プロトコルは、CA トレーニングおよびライト レベリング キャリブレーション ステージ中に DQ ビット上のフィードバックを使用するため、すべてのピン スワップはツール内で実行および検証される必要があります。さらに、ACAP から LPDDR4/4X コンポーネント チャネルへの DQ マップは、厳密な 1:1 対応を維持する必要があります。たとえば、LPDDR4_DQ_A[0] は、LPDDR4 コンポーネントのチャネル A の DQ0 に接続する必要があります。この規則に従って、LPDDR4_DQ_A[1] はチャネル A の DQ1 に接続され、以下同様に続けて、LPDDR4_DQ_B[15] は LPDDR4 コンポーネントのチャネル B の DQ15 に接続されます。
  5. クロック入力をスコープで観察し、周波数と信号品質を確認します。
  6. 終端レジスタの値が適切であることを確認します。詳細は、 『Versal ACAP PCB デザイン ユーザー ガイド』 (UG863: 英語版日本語版) の「メモリ インターフェイス」の章を参照してください。
  7. 汎用シグナル インテグリティ解析を実行します。
    1. メモリでのスコープで DQ および DQS を計測します。読み出しと書き込みの両方における信号のアライメントと Vil/Vih レベル、および全体的なシグナル インテグリティを確認します。
    2. メモリでのスコープでアドレスおよびコマンド信号を計測します。信号のアライメントと Vil/Vih レベル、および全体的なシグナル インテグリティを確認します。
  8. ボード上のメモリ デバイスが、メモリ IP の設定と一致していることを確認します。IP と物理デバイスでタイミング パラメーターが一致している必要があります。
  9. CK/CK_N、DQS/DQS_N、システム クロックのデューティ サイクルの歪みおよび一般的なシグナル インテグリティを計測します。
  10. 『Versal ACAP PCB デザイン ユーザー ガイド』 (UG863: 英語版日本語版) の「メモリ インターフェイス」の章に記載されたタイミング制約規則 (トレース マッチング) が満たされていることを確認します。