将来の拡張を考慮したピン配置の生成 - 1.0 日本語

Versal ACAP Programmable Network on Chip and Integrated Memory Controller v1.0 LogiCORE IP 製品ガイド (PG313)

Document ID
PG313
Release Date
2021-04-08
Version
1.0 日本語
LPDDR4/4X デザインの場合、将来の拡張を考慮したピン配置の生成は DDR 4 ベース デザインの場合よりもシンプルです。デュアル チャネル 2 x 32 ビット LPDDR4/4X シングル ランク省ピンのピン配置のみが独特で、ほかの LPDDR4/4X 構成をサポートしません。省ピンでない標準の [Optimum] ピン配置では、将来的なデュアル ランク デバイスへの拡張、ECC デバイスの使用、シングル チャネルのデータ幅拡張、デュアル チャネルのデータ幅拡張、およびシングル チャネルからデュアル チャネルへのトポロジ拡張がサポートされます。接続の例に従っている限り、1 つのハードウェア デザインで複数のトポロジをサポートできます。論理ネット名は変更の必要がありますが、ハードウェアの変更は必要ありません。最大ピン配置を生成する際は、ECC、書き込み DM、DBI、および DDRMC ピン配置スワップなどの設定が、アプリケーション要件に合わせて設定されていることを確認してください。最初の構成と拡張後の構成の接続図を見比べて、その共通点を視覚的に理解して、ハードウェアが正しく設計されていることを確認してください。簡単な例を挙げると、シングル チャネル 16 ビットの接続図、デュアル チャネル 2 x 16 ビットの接続図、シングル チャネル 1 x 32 ビットの接続図、シングル チャネル 1 x 48 ビットの接続図、デュアル チャネル 2 x 32 ビットの接続図の順に参照します。
図 1. 1x16 LPDDR4/4x インターフェイスの接続
図 2. 2x16 LPDDR4/4x インターフェイスの接続
図 2. 1x32 LPDDR4/4x インターフェイスの接続
図 3. 1x32 + ECC (1x48) LPDDR4/4x インターフェイスの接続
図 4. 2x32 LPDDR4/4x インターフェイスの接続