前の DQS ゲート ステージでキャリブレーションした内部クロック ストローブで各 DQ ビットをサンプルします。読み出しデータは遅延エレメントを通過し、データを正しく読み出せるようにシフトされます。次に、ストローブがデータ領域の中央へシフトされます。
これは、次の手順で実行します。
- DRAM モード レジスタ (LPDDR4 では MR32 と MR40、DDR4 では MPR0) から、事前に書き込んだパターン 101010 を読み出します。
- 正しいデータが立ち上がりおよび立ち下がりクロック エッジで検出されるまで、内部クロックのコース タップをインクリメントします。
- すべてのビットの遅延エレメントを並列に使用して、立ち上がりエッジと立ち下がりエッジの両方のノイズ領域を検出します。
- コース タップをインクリメントして、すべてのビットの Noise-to-Valid 領域を検出します。
- いずれかのビットの Valid-to-Noise 領域が検出されるまで、コース タップをインクリメントします。
- ファイン タップを使用して、立ち上がりおよび立ち下がりクロックをデータ ウィンドウの中央に設定します。
レジスタ名 | 数量 | 説明 |
---|---|---|
Fx_RDDQ_QTR_DESKEW | ニブル | 立ち上がりエッジ クロックの有効領域を検出するのに必要なコース タップ数 |
Fx_RDDQ_IDELAY_FINAL | DQ ビット | 読み出しパスの各データ ビットの最終的な IDELAY 値 |
Fx_RDDQ_PQTR_LEFT | ニブル | 立ち上がりエッジ クロックの有効ウィンドウの左側エッジ |
Fx_RDDQ_NQTR_LEFT | ニブル | 立ち下がりエッジ クロックの有効ウィンドウの左側エッジ |
Fx_RDDQ_PQTR_RIGHT_FCRSE | ニブル | 立ち上がりエッジ クロックの Valid-to-Noise コース タップ値 |
Fx_RDDQ_NQTR_RIGHT_FCRSE | ニブル | 立ち下がりエッジ クロックの Valid-to-Noise コース タップ値 |
Fx_RDDQ_PQTR_RIGHT | ニブル | 立ち上がりエッジ クロックの有効ウィンドウの右側エッジ |
Fx_RDDQ_NQTR_RIGHT | ニブル | 立ち下がりエッジ クロックの有効ウィンドウの右側エッジ |
Fx_RDDQ_PQTR_FINAL | ニブル | 立ち上がりエッジ クロック ストローブの最終的な遅延値 |
Fx_RDDQ_NQTR_FINAL | ニブル | 立ち下がりエッジ クロック ストローブの最終的な遅延値 |