| ポート | 方向 | クロック ドメイン | 説明 |
|---|---|---|---|
| グローバル ポート | |||
| <input_clock_name> | 入力 | N/A | XPLL へ接続される差動/シングルエンド クロック入力。このポートは、XPLL がコアにインスタンシエートされている場合にのみ利用できます。 |
| rst | 入力 | ctrl_clk | グローバル リセット ピン。フリーランニングの CTRL_CLK が必要であり、リセットのアサートは非同期です。CTRL_CLK に同期してディアサートされます。最小パルス幅は 5ns です。 |
| <port_name> | 入力/出力/双方向 | N/A | I/O ピンへ接続される Data/Input Clock/Strobe/Clk forward/WrClk/RdClk ポート。ウィザード IP のポート名は、 Vivado® 統合設計環境 (IDE) でユーザーが指定します。 |