ACAP 汎用インターコネクトロジックに接続されるポート

表 1. ACAP 汎用インターコネクトロジックに接続されるポート
ポート	方向	クロックドメイン	説明
データポート
data_from_fabric_<sig_name> [sf*num_pins -1:0]	入力	app_clk	インターコネクトロジックから TX NIBBLESLICE へのパラレルデータ入力。<sig_name> は、カスタマイズ時に TX バス方向用に設定された信号名です。sf は、シリアライズ係数を示し、num_pins は、信号に関連付けられたピンの数を示します。
data_to_fabric_<sig_name>[sf*num_pins-1:0]	出力	app_clk	RX NIBBLESLICE から汎用インターコネクトロジックへのパラレルデータ出力。<sig_name> は、カスタマイズ時に RX バス方向用に設定された信号名です。sf は、シリアライズ係数を示し、num_pins は、信号に関連付けられたピンの数を示します。
クロックポート
fabric clk	出力	N/A	この周波数は、データ速度/シリアライズ係数となります。マスター XPLL 出力クロックで、スレーブ XPLL に入力されます。BANKS_IN_TRIPLET を有効にした場合、このクロックはバンク 0 の汎用インターコネクトロジックに使用できます。
div_clk1	出力	N/A	この周波数は、Vivado IDE で、選択したデータ速度でサポートされている周波数を示すリストから設定できます。スキュー調整を有効にした clk です。BANKS_IN_TRIPLET =1 の場合に有効です。
div_clk2	出力	N/A	XPLL_CLKOUT2 の周波数 = data_speed/シリアライズ係数。このシリアライズ係数は、TX と RX のシリアライズ係数の大きい方となります。BANKS_IN_TRIPLET =1 の場合に有効です。
pll_clkin	入力	N/A	XPLL への入力クロックが Clock Capable Pin を使用し、XPLL がコアに含まれるオプションが選択されている場合に有効になります。マスター XPLL のマルチバンクインターフェイス全体に対して入力クロックピンを 1 つのみ選択する必要があります。BANKS_IN_TRIPLET =1 の場合に有効です。
pll_rst_in	入力	N/A	マスター XPLL へのリセット入力。BANKS_IN_TRIPLET =1 の場合に有効です。
bank<x>_pll_clkout0	出力	N/A	この周波数は、データ速度/シリアライズ係数となります。このクロックは、汎用インターコネクトロジック用のクロックとして使用できます (x: バンク番号 0 ～ 2)。BANKS_IN_TRIPLET =0 の場合に有効です。
pll0_clkout0	出力	N/A	この周波数は、データ速度/シリアライズ係数となります。このクロックは、汎用インターコネクトロジック用のクロックとして使用できます (x: バンク番号 0 ～ 2)。BANKS_IN_TRIPLET =0 の場合に有効です。
bank<x>_pll_clkin	入力	N/A	XPLL への入力クロックが Clock Capable Pin を使用し、XPLL がコアに含まれるオプションが選択されている場合に有効になります。マルチバンクインターフェイス全体に対して入力クロックピンを 1 つのみ選択する必要があります (x: バンク番号 0 ～ 2)。BANKS_IN_TRIPLET =0 の場合に有効です。
bank<x>_pll_rst_pll	入力	N/A	XPLL へのリセット入力 (x: バンク番号 0 ～ 2)。BANKS_IN_TRIPLET =0 の場合に有効です。
bank<x>pll_clkout1	出力	N/A	この周波数は、Vivado IDE 環境で選択したデータ速度でサポートされている周波数リストの中から設定できます (x: バンク番号 0 ～ 2)。BANKS_IN_TRIPLET = 0 および ENABLE_PLLOUT1 = 1 の場合に有効です。
bank<x>_pll_clkout2	出力	N/A	XPLL_CLKOUT2 の周波数 = data_speed/シリアライズ係数。このシリアライズ係数は、TX と RX のシリアライズ係数の大きい方となります (x: バンク番号 0 ～ 2)。BANKS_IN_TRIPLET =0 の場合に有効です。
bank<x>_pll_clkout3	出力	N/A	XPLL_CLKOUT3 の周波数 = data_speed/シリアライズ係数。このシリアライズ係数は、TX と RX のシリアライズ係数の小さい方となります (x: バンク番号 0 ～ 2)。BANKS_IN_TRIPLET =0 の場合に有効です。
bank<x>_pll_clkoutphy	出力	N/A	このポートは、XPLL をコアにインスタンシエートすることを選択した場合に利用できます。マスターコアからの `pll_clkoutphy` 信号が、スレーブコアへの出力となります (x: バンク番号 0 ～ 2)。詳細は、クロッキングを参照してください。BANKS_IN_TRIPLET =0 の場合に有効です。
RIU ポート
riu_addr	入力	ctrl_clk	RIU レジスタのアドレス。SIMPLE_RIU パラメーターが無効の場合、バス幅は [num_banks*72-1:0] となります。このパラメーターが有効の場合、バス幅は [7:0] となります。
ctrl_clk	入力	N/A	汎用インターコネクトからのシステムクロック。CTRL_CLK は、必ずフリーランニングになります。
riu_nibble_sel[num_banks*8:0]	入力	ctrl_clk	SIMPLE_RIU パラメーターが無効の場合、バス幅は [num_banks*9-1:0] となります。riu_nibble_sel の各ビットは、バンク内の各ニブルに対応しています。特定ニブルの RIU インターフェイスを使用するには、ビットを有効にします。書き込みをブロードキャストする場合は、すべてのビットを「1」に設定してください。
riu_wr_data[num_banks*144-1:0]	入力	ctrl_clk	レジスタへの書き込みデータの入力。SIMPLE_RIU パラメーターが無効の場合、バス幅は [num_banks*144-1:0] となります。このパラメーターが有効の場合、バス幅は [15:0] となります。
riu_wr_en	入力	ctrl_clk	レジスタライトイネーブル信号 (アクティブ High)。SIMPLE_RIU パラメーターが無効の場合、バス幅は [num_banks*9-1:0] となります。このパラメーターが有効の場合、バス幅は 1 となります。
riu_rd_data[num_banks*144-1:0]	出力	ctrl_clk	コントローラーへの読み出しデータの出力。SIMPLE_RIU パラメーターが無効の場合、バス幅は [num_banks*144-1:0] となります。このパラメーターが有効の場合、バス幅は [15:0] となります。
riu_rd_valid[num_banks*8:0]	出力	ctrl_clk	コントローラーへの読み出し Valid 信号の出力。SIMPLE_RIU パラメーターが無効の場合、バス幅は [num_banks*9-1:0] となります。このパラメーターが有効の場合、バス幅は 1 となります。RIU の有効性を判断するのに Valid 信号が使用される場合、BISC と PL 間に競合が発生する可能性があります。注記: `ENABLE_RIU_INTERFACE` パラメーターが選択されている場合のみ RIU ポートを使用できます。
riu_sm_done	出力	ctrl_clk	RIU ステートマシンの完了を示します。GUI で [Enable BIDIR State Machine] をオンにするか、EN_BIDIR_SM =1 に設定した場合のみ、IP に現れます。EN_BIDIR_SM は、BIDIR または BIDIR 混合モードの場合のみ利用できます。
ステータス/制御
bank<x>_pll_locked	出力	N/A	ロジック High の場合、XPLL が任意のクロック周波数にロックされていることを示します。
en_vtc	入力	ctrl_clk	アサートすると、すべてのインターフェイスの VTC が有効になります。
intf_rdy	出力	ctrl_clk	インターフェイスのリセットシーケンスが完了したことを示します。
rxtx_cntvaluein_<<port_name>>	入力	ctrl_clk	このポートは、遅延制御ポートが有効の場合、またはすべてのポートパラメーターが有効になっている場合に有効になります。幅は、バス幅の 9 倍です。ポートの詳細は、『Versal ACAP SelectIO リソースアーキテクチャマニュアル』 (AM010) を参照してください。
rxtx_cntvalueout_<<port_name>>	出力	ctrl_clk	このポートは、遅延制御ポートが有効の場合、またはすべてのポートパラメーターが有効になっている場合に有効になります。バス幅は 9*buswidth です。ポートの詳細は、『Versal ACAP SelectIO リソースアーキテクチャマニュアル』 (AM010) を参照してください。
rxtx_ce_<<port_name>>	入力	ctrl_clk	このポートは、遅延制御ポートが有効の場合、またはすべてのポートパラメーターが有効になっている場合に有効になります。ポートの詳細は、『Versal ACAP SelectIO リソースアーキテクチャマニュアル』 (AM010) を参照してください。
rxtx_inc_<<port_name>>	入力	ctrl_clk
rxtx_ld_<<port_name>>	入力	ctrl_clk
rxtx_sel _<<port_name>>	入力	ctrl_clk
rxen_vtc_<<port_name>>	入力	ctrl_clk
txen_vtc_<<port_name>>	入力	ctrl_clk
fifo_empty [num_banks*9-1 :0]	出力	app_clk	RX/TX/BiDir ピンを含む各ニブルからの FIFO Empty フラグの集約。注記: FIFO_EMPTY が FIFO_WR_CLK の 8 サイクルごとにアサートされることを利用し、ビットおよびワードアライメントを実行することは避けてください。FIFO_EMPTY の最初のディアサートを使用して FIFO_RDEN を制御します。注記: ポート幅はデフォルトで 27 になっています。`REDUCE_CONTROL_SIG_EN` パラメーターが有効の場合、ポート幅は 1 に削減されます。OR 回路を使用して、すべてのポートをシングルビットで出力します。これによって、ユーザーに表示されるポート数が削減されます。
fifo_rd_en [num_banks*9-1 :0]	入力	app_clk	各ビットスライスの FIFO 読み出しイネーブル信号。<i> は、RX が選択されているピン番号です。注記: ポート幅はデフォルトで 27 になっています。`REDUCE_CONTROL_SIG_EN` パラメーターが有効の場合、ポート幅は 1 に削減されます。OR 回路を使用して、すべてのポートをシングルビットで出力します。これによって、ユーザーに表示されるポート数が削減されます。
fifo_rd_clk	入力	app_clk	FIFO 読み出しクロック。
fifo_wr_clk	出力	fifo_wr_clk	FIFO 書き込みクロック。このクロックを使用する場合は `PLL_FIFO_WRITE_CLK_EN` パラメーターを使用します。
start_bitslip	入力	N/A	ビットスリップロジックのリセット。アクティブ Low。最上位のリセットピンがアサートされると、Low に駆動されます。start_bitslip ポートは、シリアルラインの送信パートナーがビットスリップトレーニングパターンを送信している場合にのみディアサートする必要があります。
bitslip_error_<sig_name> [num_pins-1 :0]	出力	fifo_rd_clk	ビットスリップのエラー出力。8 ビットシリアライズの場合はビットスリップが 8 回実行され、4 ビットシリアライズの場合はビットスリップが 4 回実行されると、この出力は High にパルスされます。
bitslip_sync_done	出力	fifo_rd_clk	ビットスリップトレーニングパターンがデザインのすべての RX ピンで受信されることを示します。
shared_bank<x>_pll_clkoutphy_in	入力	N/A	このポートは、XPLL をサンプルデザインにインスタンシエートすることを選択した場合に利用できます。マスターコアからの pll_clkoutphy 信号は、スレーブコアへの入力として与えられます。
shared_bank<x>_pll_locked_in	入力	N/A	このポートは、XPLL をサンプルデザインにインスタンシエートすることを選択した場合に利用できます。マスターコアからの pll_locked 信号は、スレーブコアへの入力として与えられます。
shared_bank<x>_pll_clkoutphyen_out	出力	N/A	このポートは、XPLL をコアにインスタンシエートしないオプションを選択した場合に利用できます。スレーブコアからの pll_clkoutphy_en 信号は、マスターコアへの入力として与えられます。
tx_app_clk	入力	N/A	TX ピンに関連するファブリック側のポートを駆動するために使用するクロックです。非同期アプリケーションで利用できます。
rx_app_clk	入力	N/A	RX ピンに関連するファブリック側のポートを駆動するために使用するクロックです。非同期アプリケーションで利用できます。
gearbox_clk	入力	N/A	非同期インターフェイス用のギアボックスを駆動するクロックです。
parallel_clk	入力	N/A	このポートは、PLL がコアの外にあり、[Enable BLI Logic] がオンの場合に利用できます。このクロックを利用して、ユーザーが data_from_fabric を送信します。Advanced IO Wizard は、タイミングクロージャのために data_from_fabric を同期させて、BLI を配置するためにこのクロックが必要です。
dly_rdy [num_banks*9-1 :0]	出力	非同期	XPHY から dly_rdy が出力されます。これは、遅延ラインが変更できるようになったことを示します。注記: ポート幅はデフォルトで 27 になっています。`REDUCE_CONTROL_SIG_EN` パラメーターが有効の場合、ポート幅は 1 に削減されます。OR 回路を使用して、すべてのポートをシングルビットで出力します。これによって、ユーザーに表示されるポート数が削減されます。
phy_rdy [num_banks*9-1 :0]	出力	非同期	XPHY から phy_rdy が出力されます。PHY が電圧温度補正 (VTC) の準備ができていることを示します。注記: ポート幅はデフォルトで 27 になっています。`REDUCE_CONTROL_SIG_EN` パラメーターが有効の場合、ポート幅は 1 に削減されます。OR 回路を使用して、すべてのポートをシングルビットで出力します。これによって、ユーザーに表示されるポート数が削減されます。
phy_rden [num_banks*36-1 :0]	入力	app_clk	このポートは XPHY の入力です。ポート幅は、36* NUM_BANKS です。これらはニブルレベルのピンであり、インスタンシエートされた各ニブルは 4 つのピンを使用します。レシーバーのゲート制御に使用されます。
phy_wren [num_banks*36-1 :0]	入力	app_clk	このポートは XPHY の入力です。ポート幅は、36* NUM_BANKS です。これらはニブルレベルのピンであり、インスタンシエートされた各ニブルは 4 つのピンを使用します。トランスミッターのゲート制御に使用されます。シリアライズに設定されている場合は、トライステート制御にも使用できます。
phy_rdcs0 [num_banks*36-1 :0]	入力	app_clk	このポートは、ENABLE_ALL_PORTS パラメーターが有効に設定されている場合に利用できます。
phy_rdcs1[num_banks*36-1 :0]	入力	app_clk	このポートは、ENABLE_ALL_PORTS パラメーターが有効に設定されている場合に利用できます。
phy_wrcs0[num_banks*36-1 :0]	入力	app_clk	このポートは、ENABLE_ALL_PORTS パラメーターが有効に設定されている場合に利用できます。
phy_wrcs1[num_banks*36-1 :0]	入力	app_clk	このポートは、ENABLE_ALL_PORTS パラメーターが有効に設定されている場合に利用できます。
gt_status[num_banks*9-1 :0]	出力	非同期	このポートは、ENABLE_ALL_PORTS パラメーターが有効に設定されている場合に利用できます。
XPHY に関連するポートの詳細は、『Versal ACAP SelectIO リソースアーキテクチャマニュアル』 (AM010) の「XPHY プリミティブポート」を参照してください。

ACAP 汎用インターコネクトロジックに接続されるポート - 1.0 日本語

Advanced IO Wizard v1.0 LogiCORE IP 製品ガイド (PG320)