次の図に、[Advanced] タブを示しています。
図 1. [Advanced] タブ
- [Optional Ports]
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ENABLE XPLL CLKOUT1: オンにすると、XPLL0 の
CLKOUT1ポートがラッパーの出力ポートになります。 - PLL_CLKOUT1_FREQ: ドロップダウン リストから必要な周波数を選択します。
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Enable FIFO Write Clock:: オンにすると、インターフェイスの
fifo_wr_clk出力ポートが外部に引き出されます。注記: その他の XPLL 出力はデフォルトで外部に引き出されます。有効にする必要はありません。詳細は、ポートの説明 を参照してください。 -
Reduce Control Signals: オンにすると、XPHY ニブルの制御信号 (
fifo_wrclk、dly_rdy、phy_rdy、fifo_empty、fifo_rden) の 1 つがユーザーに提供されます。これは、複数ニブルからのステータス信号を集めたものです。 - ENABLE ALL PORTS OF XPHY: オンにすると、ユーザーが必要とするすべての制御ポート、RIU 信号、およびその他の XPHY 信号がウィザードの最上位で使用できるようになります。
- Enable Delay Control Signals: オンにすると、遅延に関するすべての XPHY ポートがウィザードの最上位に表示されます。I/O の遅延を制御するために、バスごとに LD、CE、INC、CNTVALUEIN、CNTVALUEOUT、TX EN VTC、および RX EN VTC ポートが使用できます。
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Enable CDR Debug signals: オンにすると、CDR に関連するすべてのデバッグ信号が外部に引き出されます。このモードは、[Application] で ASYNCHRONOUS を選択した場合のみアクティブになります。
cdr_debug_ctrl_clkおよびcdr_debug_fifo_clkポートが外部に引き出されます。 - Enable Vref Tuning: オンにすると、Vref チューニングが有効になり、関連するポートが外部に引き出されます。
- Enable Debug Ports: オンにすると、ILA に関連するすべてのデバッグ ポートが外部に引き出されます。このオプションを選択すると、debug_bus ポートが外部に引き出されます。このデバッグ バスは、ILA によるデバッグに使用できます。
- Enable ILA in example design: このオプションは、Enable Debug Ports をオンにした場合のみ利用できます。Enable ILA in example design をオンにすると、IP サンプル デザインに ILA がインスタンシエートされ、デバッグに役立ちます。
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Enable BLI logic: オンにすると、タイミング クロージャに有効なファブリックと XPHY 間の BLI レジスタを使用できるようになります。注記: このパラメーターが有効の場合、データパスに 1 クロック サイクルのレイテンシが追加されます。このパラメーターを有効にしてタイミングを満たすことを推奨しています。
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Enable Simple RIU: このパラメーターが有効の場合、ウィザードの最上位には 1 RIU Interface のみが表示されます。インスタンシエートされたニブルのすべての RIU インターフェイスは、最上位の 1 つの RIU と接続されます。この機能では、
riu_nibble_selが RIU データの読み出しと書き込みにおいて重要な役割を果たします。riu_nibble_selポートの幅は、9* NUM_BANKS と同じです。たとえば、single bank が有効な場合、9 ビットのriu_nibbleがバンクの各ニブルに対応します。Bit 0 は Nibble 0、Bit 1 は Nibble 1 というように対応します。複数バンクが有効の場合、Bit 9 が Bank 1 の Nibble 0、というように対応します。nibble_selectビットを High に保持して、RIU 信号で信号を駆動する必要があります。また、
riu_nibble_sel busの all the bits を有効にすることで、書き込みデータをすべてのニブルにブロードキャスト可能です。
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ENABLE XPLL CLKOUT1: オンにすると、XPLL0 の
- [I/O Standard]
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- Differential IO standard: 選択したバンクでサポートされる差動 I/O 規格が示されます。
- Single IO Standard: 選択したバンクでサポートされるシングルエンドの I/O 規格が表示されます。注記: I/O 規格は、XPIO バンクで許可されるものだけに制限されます。
- [Number of Banks]
- 設定するバンク数を選択できます。使用可能な値は、1、2、3 です。デフォルト値は 1 です。RIU およびその他の制御ポートのポート幅は、このパラメーターによって変わります。[Pin Configuration] タブのピンの最大数も、このパラメーターによって制限されます。
- [Power Saving]
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- [IOB Power Saving]
- このオプションをオンにすると、ユーザー制御または XPHY による内部制御で最上位にある IOB の省電力ポートを使用できるようになります。
- [IOB Power Control]
- 電源制御ポートは、ユーザー制御または XPHY 制御可能です。このオプションを使用すると、いずれか 1 つの制御方法を選択できます。User Controlled を選択した場合は、各 I/O の ibufdisable ポートと dcitermdisable ポートが IP レベルで使用可能になります。
注記: ES1 デバイスの場合、[IOB Power Control] は常に [User Controlled] となります。 - [FIFO Mode Options]
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- [FIFO MODE enablement]
- オンにすると、XPHY でサポートされる各種 FIFO モードが有効になります。
- [FIFO Mode Options]
- 次の FIFO モードを有効にできます。
- SYNC
- ASYNC
- BYPASS
- [FIFO Read Enable User Control]
- FIFO モードを SYNC に設定すると、利用可能になります。