次の図に、[Basic] タブを示します。
図 1. [Basic] タブ
詳細は、コアのカスタマイズおよび生成 を参照してください。
- [Component Name]
- コンポーネント名はユーザーが指定します。コンポーネント名には Verilog の予約語を含めないようにします。
- [Application]
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- Source Synchronous
- データ キャプチャ クロックがデータと一緒にシリアル ライン上にあることを示します。
- Asynchronous
- RX バスのシリアル ライン上にデータ キャプチャ クロックがないことを示します。
- [Bus Direction]
- ユーザー デザインのピンの方向を示します。
- TX ONLY: ユーザー デザインに TX ピンのみが含まれていることを示します。
- RX ONLY: ユーザー デザインに RX ピンのみが含まれていることを示します。
- TX +RX: ユーザー デザインに TX および RX ピンが含まれていることを示します。
- BiDir: ユーザー デザインに BiDir ピンが含まれていることを示します。
- BiDir+Tx_Rx: ユーザー デザインに TX、RX、および BiDir ピンが含まれていることを示します。
- [Clocking]
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- [Enable Zero PPM CDR (Beta)]
- ゼロ PPM の CDR モードを使用するには、このチェック ボックスをオンにします。アプリケーションを非同期モードに設定すると、デフォルトで PPM 差のある CDR モードが使用されます。
- [Enable Zero PPM IO Type]
- [Enable Zero PPM CDR] をオンにすると、シングルエンド I/O と差動 I/O の両方がサポートされます。ただし、1 つのデザインでサポートされるのはシングルエンドまたは差動 I/O のいずれかで、両方が同時にはサポートされません。
- [Interface Speed (Mb/s)]
- コンフィギュレーションのインターフェイス速度を設定します。インターフェイス速度は、デバイスおよび選択したスピード グレードによって異なる値が定義されます。詳細は、 『Versal アーキテクチャおよび製品データシート: 概要』 (DS950) を参照してください。
- [PLL Clock Source]
- クロックは、このオプションで設定されたバッファーを介して XPLL へ送られます。
- Clock Capable Pin: 入力クロックが GC ピンで利用可能な場合、このオプションを選択します。この場合、入力クロックはウィザードによってインスタンシエートされた IBUF (シングルエンド クロック) または IBUFDS (差動クロック) を介して XPLL に送られます。
- Fabric (Driven by BUFG): クロックが汎用インターコネクトから送られる場合は、このオプションを選択します。ウィザードは入力クロック ポート (clk) を直接 XPLL に接続します。BUFG が必ずインターコネクト内にインスタンシエートされるようにしてください。
- [PLL Driven by Data Capture Clock]
- このオプションは、XPLL への入力クロックを設定します。[Yes] を選択した場合、[Pin Configuration] タブの [Strobe Selection] で選択したストローブが XPLL 入力と XPHY に接続されます。
- [Data and Control]
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- [Enable Custom CDR]
- 非同期 RX アプリケーションでは、独自のカスタム CDR ブロックを独立して持つことができます。
- [Tx/Rx Serialization Factor]
- 汎用インターコネクトへのパラレル データ入力または汎用インターコネクトからのパラレル データ出力のシリアライズ係数を指定します。有効な値は、2、4、8 です。シリアライズ係数はデフォルトで 8 に設定されています。[Bus Direction] が BiDir/BiDir+RX+TX の場合、これらのパラメーターは無効になります。
- [Serialization Factor]
- 汎用インターコネクトへのパラレル データ入力または汎用インターコネクトからのパラレル データ出力のシリアライズ係数を指定します。有効な値は、2、4、8 です。シリアライズ係数はデフォルトで 8 に設定されています。これらのパラメーターは、[Bus Direction] が BiDir/BiDir+RX+TX の場合のみ利用可能です。[Rx Serialization Factor] と [Tx Serialization Factor] の両方に同じ値が反映されます。
- [Application Data Width]
- 非同期モードの場合、汎用インターコネクトへのパラレル データ入力または汎用インターコネクトからのパラレル データ出力のシリアライズ係数を指定します。
- [3-State]
- TX ピンのトライステート制御を設定します。
- [3-State]
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- Combinatorial: XPHY の T ピンを使用します。汎用インターコネクト ロジックからの T 入力は直接 XPHY ニブルに接続され、TX および BiDir ピンのトライステートを制御します。
- Serialized: PHY_WREN ポートが TX および BiDir ピンのトライステート処理に使用されます。
- [Enable Bitslip]
- バスの方向が RX および BiDir の場合に、ビットスリップ ロジックを有効にしてバイト アライメントできるようにします。このオプションは、シリアライズ係数 2 の場合には無効となります。
- [Enable Data Bitslip]
- ビットスリップが完了前でも XPHY RX 出力が表示されるようにします。
- [Bitslip Training Pattern]
- ビットスリップ ロジックを同期させるには、あらかじめ定義されているトレーニング パターン (HEX 形式) を受信する必要があります。トレーニング パターンは、一意であり、高次プロトコルで定義する必要があります。start_bitslip ポート (アクティブ Low) はビットスリップ ロジックをリセットに保持します。start_bitslip ポートは、トランスミッターが有効なビットスリップ トレーニング パターンを駆動し始める際にのみ High に駆動される必要があります。トランスミッターは bitslip_sync_done がアサートされるまでトレーニング パターンを送信し続けます。注記: Bitslip Detector では、連続した 1 または 0 を検出できません。したがって、ビットスリップ パターンのニブルに F および 0 を使用しないようにしてください。
- [Enable RIU Interface]
- 内部レジスタにアクセスするため、すべてのニブルのレジスタ インターフェイス ユニット (RIU) を有効にします。遅延エレメント タップ設定はすべて RIU を使用して読み込まれます。クロック ゲーティングおよび電圧温度トラッキングなど、さまざまな機能を無効にできます。RIU アクセスは有効になりますが、RIU アクセスのためにロジックが追加されることはありません。
- [Include PLL In Core]
- このオプションを有効にすると、コア内に XPLL が含まれます。この XPLL は、ユーザーが必要とするすべてのクロックを生成します。バンク数に応じて、必要な数の XPLL がインスタンシエートされます。