このタブは、前のタブでユーザーが入力した値に対して、IO 関連のタイミングの概算値を提供します。次の図に、[IO Timing Estimation] タブを示します。
Advanced IO Wizard には、ソース同期デザインで XPHY、I/O、および関連するクロッキング リソースに関連するエラーを見積もるための新しいタブがあります。
- BIT Period
このパラメーターは、Basic タブで入力したインターフェイス速度に基づいて決定されます。
- TX/RX IOB – 入力および出力バッファーからのエラー
レシーバー デザインの場合、I/O の設定がエラーに影響を与えます。たとえば、シングルエンドの IOSTANDARD では、VREF を適切に設定する必要がありますが、差動入力ではそのような調整の影響をあまり受けません。タイミング バジェットには、内部 VREF の調整が考慮されます。差動入力には、わずかな VID の振幅が想定されます。
トランスミッターでは、シングルエンド I/O の方が差動規格よりもデューティ サイクルの歪みが大きくなります。VCC によるジッターを考慮します。
- TX/RX PHY – XPHY からのエラー
ソース同期デザイン内のレシーバーの場合、XPHY はストローブ (XCC ピンからの DQS) をキャプチャ クロックとして使用します。その結果、XPHY のクロッキング構造のみがクロック ノイズに影響を与えます。基準クロック (XPHY の PLL_CLK) は、BISC に関連する補正にのみ影響します。
PLL_CLK をクロック ソースとして使用し、SERIAL_MODE を使用する非同期のレシーバー デザインの場合、アライメント回路を使用する必要があります。ダイナミック位相アライメント (DPA) 回路に関連するエラーはカバーされません。
PHY は、BISC で補正されない XPHY 内のすべてのレシーバー エラーに対応します。BISC は、入力遅延 (ALIGN_DELAY) とストローブ遅延を調整することで、単一バンクのセンター アライン/エッジ アライン データを調整します。
トランスミッターの場合、XPHY は常に PLL_CLK を送信データのクロック ソースとして使用します。その結果、XPLL に関連するノイズを考慮する必要があります。TX_OUTPUT_PHASE_90 は、XPLL に関連するノイズに影響を与えます。
トランスミッターでは、BISC は DELAY_VALUE の調整のみに限定され、提供される PLL_CLK および REFCLK_FREQUENCY の出力遅延を調整します。
- Package
BISC が実行されるスタートアップ シーケンスのときに、XPHY はストローブで使用されるルーティングを送信してニブル スライスのスキューを調整します。BISC が完了後、オンダイのばらつきすべてに対してストローブ ルーティングのスキューが調整されています。
パッケージ スキューは、BISC キャリブレーションに含まれないことに留意してください。パッケージ スキューは、PCB スキューで整合させることができます。整合していないパッケージ スキューがある場合は、タイミング バジェットにこれらのスキューを個別に追加する必要があります。
パッケージ遅延は、インプリメント済みデザインの Package Pins タブに表示されます。または、File > Export > “Export I/O Ports…” メニューから表示させることもできます。
- Channel
高速インターフェイスには、適切な PCB デザインとシグナル インテグリティが必要です。つまり、PCB デザインの選択と I/O の設定が性能に大きな影響を与えます。通常は IBIS シミュレーションを使用して、PCB や I/O の設定に関連するシグナル インテグリティのシミュレーションを実行します。チャネル損失を判断するために、すべての IOSTANDARD、SLEW、PREEMPHASIS、終端の決定をシミュレーションする必要があります。最終的なタイミング バジェットにチャネル損失を考慮に入れて、レシーバーとトランスミッターのマージンを判断します。
- Total Window Opening Remaining in TX/RX
これは、計算されたすべての遅延値を有効な Bit Period 値から差し引いて算出します。