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コアの概要 |
| サポートされるデバイス ファミリ
1
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Versal®
ACAP |
| サポートされるユーザー インターフェイス |
RIU |
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コアに含まれるもの |
| デザイン ファイル |
RTL |
| サンプル デザイン |
Verilog |
| テストベンチ |
Verilog |
| 制約ファイル |
ザイリンクス デザイン制約ファイル (XDC) |
| シミュレーション モデル |
あり |
| サポートされるソフトウェア ドライバー
2
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N/A |
| テスト済みデザイン フロー
2
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| デザイン入力 |
Vivado®
Design Suite |
| シミュレーション |
サポートされるシミュレータについては、『Vivado Design Suite ユーザー ガイド: リリース ノート、インストール、およびライセンス』 を参照。 |
| 合成 |
Vivado 合成 |
| サポート |
| リリース ノートと既知の問題 |
マスター アンサー レコード: 76554
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| すべての Vivado IP 変更ログ |
マスター Vivado IP 変更ログ: 72775
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ザイリンクス サポート ウェブ ページ
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- サポートされているデバイスの一覧は、
Vivado®
IP カタログを参照してください。
- サポートされているツールのバージョンは、『Vivado Design Suite ユーザー ガイド: リリース ノート、インストール、およびライセンス』 を参照してください。
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