PLL データ キャプチャ クロックのオプションは、Clock Source に Clock Capable Pin (IBUF_TO_PLL) を選択した場合のみ利用できます。
[PLL Driven by Data Capture Clock] で Yes を選択した場合、IP はユーザーが選択した同じストローブ信号を XPLL 入力と XPHY に接続します。
この機能は RX 専用で、BIDIR のみ、および TX モードではストローブとしてはサポートされません。
この機能を選択した場合、XPLL 入力に接続する PLL 入力クロック周波数は、インターフェイス速度に基づいて自動的に更新されます。
たとえば、複数の行、ストローブ、および機能を選択すると、IP のユーザー パラメーター STROBE_SEL (Pin Configuration タブの [Strobe Selection for PLL Input]) を使用して、どのストローブを XPLL 入力に接続するかを選択する必要があります。
STROBE_SEL には、PLL 入力に接続できるすべてのアクティブなストローブがドロップダウン リストとして表示されます。このリストから、いずれかのストローブを選択します。
STROBE_SEL (選択したストローブ) は、GC ピンの位置に配置する必要があります。
マルチバンク デザイン (3 バンク デザイン) の場合、選択したストローブは 3 つのバンクの中央に配置する必要があります。こうすると、隣接する XPLL に到達でき、問題のない最適な配置となります。
パラメーター | 範囲 | デフォルト値 |
---|---|---|
EN_REFCLK_STROBE |
FALSE TRUE |
FALSE |
STROBE_SEL |
BUS0_STROBE: 0 BUS1_STROBE: 1 BUS2_STROBE: 2 BUS3_STROBE: 3 BUS4_STROBE: 4 BUS5_STROBE: 5 BUS6_STROBE: 6 BUS7_STROBE: 7 BUS8_STROBE: 8 BUS9_STROBE: 9 BUS10_STROBE: 10 BUS11_STROBE: 11 BUS12_STROBE: 12 BUS13_STROBE: 13 BUS14_STROBE: 14 BUS15_STROBE: 15 |
BUS0_STROBE: 0 |
たとえば、上図で 5 つの行を選択し、そのうち 1 つの行の Pin Direction を None に設定すると、すべてのアクティブなストローブ ([Pin Direction] が [RX] のストローブ) が STROBE_SEL のドロップダウン リストに表示されます。
たとえば BUS4_STROBE を選択すると、配置/回路図は次のようになります。
上の回路図に示すように、ユーザーが選択した Strobe_4 が IP によって XPHY および XPLL 入力に接続されます。