xcvc1902-vsvd1760-1LP-e-S デバイス向けのシンプルなデザインは、IOBANK 705 (CLOCK_REGION X5Y0) にストローブ信号を備えた 12 ビットの受信インターフェイスで構成されています。12 ビット受信インターフェイスからのデシリアライズされたデータは、96 ビット バスとなってデバイスから送信されます。Clocking Wizard IP を使用して、MMCM で 125MHz 入力クロックから Advanced IO Wizard IP の 300MHz 基準クロックを生成します。Advanced IO Wizard IP は、XPLL を使用して 75MHz のファブリック クロックを生成します。
各 Versal® デバイスの XPHY セルは、6 つのシングルエンド PACKAGE_PINS/IOB (または 3 つの差動 PACKAGE_PINS/IOB) に対応します。12 ビットの受信インターフェイスの場合 12 個の PACKAGE_PIN のほかに、シングルエンド ストローブ用にもう 1 つ追加で PACKAGE_PIN が必要です。つまり、12 ビット インターフェイスには 3 つの XPHY セルが必要になります。3 つの XPHY セル内には、未使用の PACKAGE_PIN が 5 つ残ります。XPHY ロジック インターフェイス内の残りの PACKAGE_PIN は、低性能 I/O ロジック用に使用できますが、ファブリックへのルートスルー パスとしても使用できます。ルートスルー パスとしての使用の詳細は、 『Versal ACAP SelectIO リソース アーキテクチャ マニュアル』 (AM010) の「XP IOL」を参照してください。