カスタム CDR のポート - 1.0 日本語

Advanced IO Wizard v1.0 LogiCORE IP 製品ガイド (PG320)

Document ID: PG320
Release Date: 2022-04-21
Version: 1.0 日本語

表 1. カスタム CDR のポート
ポート	方向	クロックドメイン	説明
FIFO_RD_CLK	入力	非同期	XPHY および CDR ロジックを駆動するために PHY FIFO_CLK に供給されるクロックです。
CTRL_CLK	入力	非同期	XPHY および CDR ロジックを駆動するために PHY CTRL_CLK に供給されるクロックです。
intf_rdy	入力	非同期	XPHY の出力で、カスタム CDR への入力です。
FIFO_EMPTY	入力	非同期	FIFO_EMPTY がディアサートされると、データの読み出しを開始します。
PHY_RDEN	出力	非同期	FIFO から PHY への書き込み開始を許可します。XPHY への入力、カスタム CDR の出力です。
FIFO_RDEN	出力	非同期	PHY からデータの読み出しを開始する際にアサートします。カスタム CDR の出力です。
Data_to_fabric_*(ビットスライスデータ)	入力	非同期	ビットスライスごとの PHY の出力データです。1 ビットスライスにつき 8 ビットデータを供給します。
CNTVALUEOUT	出力	非同期	遅延ラインの値を更新するためのビットスライスごとの PHY への入力で、カスタム CDR の出力です。
CNTVALUEIN	入力	非同期	PHY からの CNTVALUE の更新後の値で、カスタム CDR への入力です。
CE	出力	非同期	ビットスライスごとに遅延ラインを更新するための制御信号入力で、カスタム CDR の出力です。
INC	出力	非同期	ビットスライスごとに遅延ラインを更新するための制御信号入力で、カスタム CDR の出力です。
LD	出力	非同期	ビットスライスごとに遅延ラインを更新するための制御信号入力で、カスタム CDR の出力です。
RXTX_SEL	出力	非同期	ビットスライスごとに遅延ラインを更新するための制御信号入力で、カスタム CDR の出力です。