この章では、 Vivado® Design Suite で提供されるテストベンチについて説明します。このテストベンチは、サンプル デザインとコアを動作させることを目的としたシンプルな Verilog コードです。テストベンチは、次のタスクを実行します。
- 入力クロック信号を生成。
- サンプル デザインにリセットを適用。
- サンプル デザインの RX および TX インターフェイスはループバックされます。波形は、1 ピンの TX/RX ループバックについてのものです。
- RX と TX のパターンが一致すると、テストベンチは次の図に示すように Vivado® の Tcl コンソールにテストが正常に完了したことを示すメッセージを送信します。一致しなかった場合は、1500us の待機後にテスト エラー メッセージを送信します。
図 1. テストベンチ