チュートリアル デザインには、300MHz の基準クロックを使用する 600Mb/s で動作する 12 ビット シングルエンドの受信インターフェイスと、SSTL12 IOSTANDARD を使用する I/O からの DDR ソース同期エッジアライン データをキャプチャするためのストローブ信号が含まれています。高速 I/O データは、8 ビット (1:8) にデシリアライズされ、I/O ハードウェアのビルトイン FIFO に渡されます。
このチュートリアルで構築された Versal アーキテクチャ デザイン ソリューション project_Versal.xpr は、デザイン ファイルとして提供されています。project_Versal.xpr デザイン ファイルには、Vivado IP インテグレーターを使用して作成された Versal アーキテクチャの XPHY ロジック インターフェイス、Advanced IO Wizard、および Vivado® Design Suite 2022.1 の Advanced I/O Planner が含まれます。
リファレンス デザイン ファイル は、ザイリンクス ウェブサイトからダウンロードできます。ファイルをダウンロードして、ZIP ファイルの内容を抽出します。上記で指定した Vivado ツール バージョンでデザインを開きます。
注記: このチュートリアルでは、アーキテクチャの機能、デザイン、デザインの移行、インプリメンテーションに重点を置いています。シミュレーションはサポートしていません。