詳細は、 『Vivado Design Suite ユーザー ガイド: IP を使用した設計』 (UG896) を参照してください。
コアは、コア ロジック、サンプル デザイン、サンプル テストベンチ用の Verilog RTL を提供します。
IP のサンプル デザイン プロジェクトが開いている場合、<ip_ex_inst> というコア名の別のコア インスタンスが <ComponentName>_exdes.v にインスタンシエートされます。サンプル デザインのシミュレーションでは、<ComponentName>_tb.v テストベンチ ファイルが生成されます。