次の図に、コア のブロック図を示します。
図 1.
コア のブロック図
注記: PLL0、PLL1、PLL2 は XPLL のブロックです。
Versal® デバイスの各 I/O バンクには 52 本のピン (ニブル) が含まれ、これらは入力または出力に使用できます。Advanced IO Wizard は、高性能バンクの XPHY 機能にユーザーが選択したコンフィギュレーションに対して、XPHY プリミティブを使用してラッパーを生成するためのさまざまなオプションを提供します。このウィザードは XPLL を使用するクロック回路も構成します。この回路は、これらのコンフィギュレーションをサポートするために必要となります。リセットと初期化のシーケンスも HDL ラッパーに提供されます。