コアのアーキテクチャ - 1.0 日本語

Clocking Wizard v1.0 for Versal ACAP LogiCORE IP 製品ガイド (PG321)

Document ID
PG321
Release Date
2022-04-20
Version
1.0 日本語
Clocking Wizard は、クロック ネットワークをインプリメントするためのソース コード HDL を生成します。通常、生成されるクロック ネットワークは、MMCM、DPLL、XPLL のいずれか 1 つのクロッキング プリミティブと、バッファーおよびクロック ピンを含む追加回路で構成されます。このネットワークは、次の図に示すようにいくつかのセグメントで構成されます。以降のセクションでは、これらセグメントについて詳細に説明します。
図 1. 生成されるクロック ネットワーク

入力クロック

クロック ネットワークには最大 2 つの入力クロックを利用できます。選択したバッファー タイプに基づき、入力クロック パスにオプションでバッファーが挿入されます。

プリミティブ インスタンシエーション

ユーザーまたはウィザードが選択したプリミティブがネットワークにインスタンシエートされます。プリミティブのパラメーターはウィザードによって設定されますが、ユーザー設定による上書き可能です。使用しない入力ポートは適切な値に接続されます。使用しない出力ポートは、Unused とラベル付けされます。

フィードバック

位相アライメントを使用しない場合、プリミティブのフィードバック出力ポートは自動的にフィードバック入力ポートに接続されます。自動フィードバック付きの位相アライメント使用する場合も同じように接続されますが、パス遅延が clk_out1 のパス遅延と同じになります。ユーザー制御のフィードバックを選択した場合は、フィードバック ポートが外部に引き出されます。

出力クロック

ユーザーが選択したバッファーが出力クロック パスに追加され、これらのクロックが供給されます。

I/O 信号

ポートはすべてオプションですが、入力クロックと出力クロックが少なくとも 1 つずつ必要です。ポートの利用可否は、ユーザーが選択したパラメーターで制御されます。外部に現れないポートは、タイオフされるか、生成されるソース コードで「Unused」とラベル付けされた信号に接続されます。