テストベンチ - 1.0 日本語

Verilog

<project_name>/<project_name>.srcs/sources_1/ip/<component_name>/simulation/<component_name>_tb.v

このデモ用テストベンチは、サンプル デザインとコアを動作させることを目的としたシンプルな Verilog プログラムです。周波数の計算、およびすべての出力クロックのチェックを実行します。すべての出力クロック周波数を報告し、目標周波数が生成されていない出力クロックがある場合はエラーを報告します。