デザイン フローの手順 - 1.0 日本語

Embedded Memory Generator v1.0 LogiCORE IP 製品ガイド (PG326)

Document ID
PG326
Release Date
2020-07-14
Version
1.0 日本語

このセクションでは、コアのカスタマイズと生成、コアの制約、およびこの IP コア特定のシミュレーション、合成、インプリメンテーション手順を説明します。標準 Vivado® デザイン フローおよび IP インテグレーターの詳細は、次の Vivado Design Suite ユーザー ガイドを参照してください。

  • 『Vivado Design Suite ユーザー ガイド: IP インテグレーターを使用した IP サブシステムの設計』 (UG994: 英語版日本語版)
  • 『Vivado Design Suite ユーザー ガイド: IP を使用した設計』 (UG896: 英語版日本語版)
  • 『Vivado Design Suite ユーザー ガイド: 入門』 (UG910: 英語版日本語版)
  • 『Vivado Design Suite ユーザー ガイド: ロジック シミュレーション』 (UG900: 英語版日本語版)