イネーブル (en
) ピン、リセット (rst) ピン、およびレジスタ イネーブル (REGCE) ピンを組み合わせて使用すると、出力段でさまざまなデータフローが可能になります。次の図に、これがどのように実現するかを示します。ここで注意すべき点は、rst ピンおよび REGCE ピンは最後のレジスタ段にのみ適用されることです。
次の図は、rst を使用してデータ出力を制御し、目的のデータのみを通過させる方法を示しています。両方の出力レジスタはポート A に使用され、ポート A のリセット値は 0xFFFF であり、en と regce は常にアサートされていると想定します。メモリ上のデータは LATCH と表し、BRAM/URAM プリミティブ レジスタの出力は REG1 と表しています。最後のレジスタ段の出力はコアの出力 dout です。
次の図は、REGCE を使用してデータ出力をラッチし、目的のデータのみを通過させる方法を示しています。メモリ プリミティブ レジスタのみがポート A に使用され、en は常にアサートされ、rst は常にディアサートされていると想定します。ブロック RAM メモリ上のデータは LATCH と表し、最後のレジスタ段であるブロック RAM エンベデッド レジスタの出力はコアの出力 dout です。
読み出しデータと読み出しイネーブルのレイテンシ
次の図は、出力レジスタが使用されていない場合の、読み出しデータ (LATCH) および読み出しイネーブル (en) のレイテンシを示しています。LATCH 信号は、プリミティブの出力側のデータです。
次の図は、出力レジスタが使用されている場合の、読み出しデータ (REG1) および読み出しイネーブル (en) のレイテンシを示しています。REG1 は、プリミティブ出力レジスタの出力側のデータです。
次の図は、2 段のパイプラインと共にプリミティブ出力レジスタを使用した場合の、読み出しデータ (REG2, REG3) および読み出しイネーブル (en) のレイテンシを示しています。REG2 はパイプライン段 1 の出力側のデータで、REG3 はパイプライン段 2 の出力側のデータです。
次の図は、コア出力レジスタと共にプリミティブ出力レジスタと 2 段のパイプラインを使用した場合の読み出しデータ (dout) および読み出しイネーブル (en) のレイテンシを示しています。dout は、出力レジスタの出力側のデータです。
リセット動作
Embedded Memory Generator コアは、メモリの出力段へのリセットを供給します。
次の図は、Embedded Memory Generator のリセット動作を示しています。ここでは、リセットはイネーブルに依存せず、両方のリセット動作が正常に実行されます。
