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コアの概要 |
| サポートされるデバイス ファミリ |
Versal®
ACAP |
| サポートされるユーザー インターフェイス |
N/A |
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コア に含まれるもの |
| デザイン ファイル |
RTL |
| サンプル デザイン |
Verilog |
| テストベンチ |
Verilog |
| 制約ファイル |
ザイリンクス デザイン制約ファイル (XDC) |
| シミュレーション モデル |
SecureIP トランシーバー シミュレーションを含むソース HDL |
| サポートされるソフトウェア ドライバー |
N/A |
| テスト済みデザイン フロー |
| デザイン入力 |
Vivado® Design Suite
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| シミュレーション |
サポートされるシミュレータについては、『Vivado Design Suite ユーザー ガイド: リリース ノート、インストール、およびライセンス』 を参照。 |
| 合成 |
Vivado 合成 |
| サポート |
| リリース ノートと既知の問題 |
マスター アンサー レコード: 75716
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| すべての Vivado IP 変更ログ |
Vivado IP 変更ログ マスター リリース アンサー: 72775
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ザイリンクス サポート ウェブ ページ
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- サポートされているデバイスの一覧は、
Vivado®
IP カタログを参照してください。
- サポートされているツールのバージョンは、『Vivado Design Suite ユーザー ガイド: リリース ノート、インストール、およびライセンス』 を参照してください。
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