Wizard IP コアのインスタンスをシミュレーションするには、まずサンプル デザインを開きます。
サンプル プロジェクトを開いたら、Vivado 統合設計環境 (IDE) で をクリックし、ビヘイビアー シミュレーションを開始します。
GTME5 整数ポートに関するシミュレーションの最新情報は、 『Vivado Design Suite チュートリアル: ロジック シミュレーション』 (UG937) の演習 6 を参照してください。
サンプル デザインのシミュレーション テストベンチは、必須のフリーランニング クロックおよびトランシーバー基準クロック信号に加え、サンプル デザイン ロジックおよびリセット コントローラー ヘルパー ブロックの入力ポートに対する全リセット パルスを供給します。このスティミュラスにより、リセット コントローラー ヘルパー ブロックによるシステム全体のブリングアップが十分に可能です。しばらくすると、トランシーバー PLL がロックしてリセット コントローラー ヘルパー ブロックの有限ステート マシンがリセット シーケンス全体を完了します。リセット シーケンスが完了すると、サンプル スティミュラス モジュールがデータを送信するのを観察できます。その後、サンプル チェッキング モジュールがデータ アライメントの検索を開始し、データの完全性をチェックします。この結果に基づき、リンク ステータス ロジックがリンク ステータス インジケーターを駆動します。複数のライン レートを設定した場合、サンプル デザインは次のライン レートに切り替わり、再びロックおよびその他のリセット完了信号を達成しようと試みます。*rate_sel[3:0] ポートがトグルされると、*resetdone が High にアサートされた後、対応する *outclk の値が変化することが確認できます。
tx/rx_resetdone_out_ip0 は gtpowergood が High にアサートされるまでデフォルト値の High で、ch*_tx/rxmstreset がクワッドに印加されると Low に遷移します。最後に、想定されるユーザー クロック周波数が測定され、目的のライン レートが達成されていることが確認されます。レートが切り替わるたびに、次のメッセージが表示されます。
