システムを作成後、次の手順を実行します。
- デザインが正しいことを検証します。IP インテグレーターのキャンバスを右クリックし、Validate Design をクリックするか、F6 キーを押します。
- 最上位 xdc に REFCLK
create_clock
制約を追加します。 - デザインを検証後、最上位ファイルを生成したら、Vivado で Run Synthesis をクリックしてデザインを合成できます。
- 次の図に示すように、GT および
refclk
ピンを配置するには、 をクリックします。
または、次の図に示すように Window → Hard Block Planner をクリックします。
- [Package Pins] タブを開き、対応する MGT バンクに GT クワッドおよび GT 基準クロックの位置を設定します。
- すべての I/O ポートを割り当てたら、Run Implementation をクリックしてデザインをインプリメントします。
注記: I/O およびクロック プランニングの一般的なガイドラインの詳細は、
『Vivado Design Suite ユーザー ガイド: I/O およびクロック プランニング』 (UG899) を参照してください。