デザインの合成とインプリメンテーション - 1.1 日本語

Versal ACAPs Transceivers Wizard v1.1 LogiCORE IP 製品ガイド (PG331)

Document ID
PG331
Release Date
2022-04-29
Version
1.1 日本語

システムを作成後、次の手順を実行します。

  1. デザインが正しいことを検証します。IP インテグレーターのキャンバスを右クリックし、Validate Design をクリックするか、F6 キーを押します。
  2. 最上位 xdc に REFCLK create_clock 制約を追加します。
  3. デザインを検証後、最上位ファイルを生成したら、VivadoRun Synthesis をクリックしてデザインを合成できます。
  4. 次の図に示すように、GT およびrefclk ピンを配置するには、synthesized design > Layout > I/O Planning をクリックします。

    または、次の図に示すように Window → Hard Block Planner をクリックします。



  5. [Package Pins] タブを開き、対応する MGT バンクに GT クワッドおよび GT 基準クロックの位置を設定します。
  6. すべての I/O ポートを割り当てたら、Run Implementation をクリックしてデザインをインプリメントします。
注記: I/O およびクロック プランニングの一般的なガイドラインの詳細は、 『Vivado Design Suite ユーザー ガイド: I/O およびクロック プランニング』 (UG899) を参照してください。