IP の概要 - 4.1 日本語

Zynq UltraScale+ MPSoC 向け DPUCZDX8G 製品ガイド (PG338)

Document ID
PG338
Release Date
2023-01-31
Version
4.1 日本語
この DPUCZDX8G IP について
コアの概要
サポートされるデバイス ファミリ Zynq® UltraScale+™ MPSoC ファミリ
サポートされるユーザー インターフェイス メモリ マップド AXI インターフェイス
リソース DPU の設定 を参照
コア に含まれるもの
デザイン ファイル 暗号化済み RTL
サンプル デザイン Verilog
制約ファイル ザイリンクス デザイン制約ファイル (XDC)
サポートされるソフトウェア ドライバー PetaLinux に付属
テストベンチ なし
シミュレーション モデル なし
テスト済みデザイン フロー
デザイン入力 Vivado® Design Suite および Vitis™ 統合ソフトウェア プラットフォーム
シミュレーション N/A
合成 Vivado® 合成
ザイリンクス サポート ウェブ ページ
  1. Linux OS およびドライバー サポートの情報は、DPUCZDX8G TRD または Vitis™ AI 開発キットから入手できます。
  2. サポートされているツールのバージョンは、 『Vivado Design Suite ユーザー ガイド: リリース ノート、インストール、およびライセンス』 (UG973) を参照してください。
  3. DPUCZDX8G は、Vitis AI コンパイラが生成する命令によって駆動されます。ターゲット ニューラル ネットワーク (NN)、DPUCZDX8G ハードウェア アーキテクチャ、または AXI データ幅が変更された場合、DPUCZDX8G 命令を含む関連する .xmodel ファイルを最新の arch.json ファイルで再生成する必要があります。
  4. DPU は hw_emu 関数をサポートしていません。理由は次のとおりです。
    • DPU の RTL コードが暗号化されており、 Vitis™ ではソース コードを解析できない。
    • DPU はコプロセッサであり、正確なデザイン検証には非常に複雑なテスト環境を必要とする。