reg_dpu_instr_addr - 4.1 日本語

Zynq UltraScale+ MPSoC 向け DPUCZDX8G 製品ガイド (PG338)

Document ID
PG338
Release Date
2023-01-31
Version
4.1 日本語

DPUCZDX8G コアの命令アドレスを示すために使用します。各 DPUCZDX8G コアには reg_dpu_instr_addr レジスタがあります。下位 4 ビットのみが有効です。DPUCZDX8G プロセッサの場合、実際の命令フェッチ アドレスは、reg_dpu_instr_addr の下位 28 ビットと、その後に続く 12 個の 0 ビットで構成される 40 ビットの信号です。DPU の有効な命令アドレスの範囲は、0x1000 ~ 0xFFFF_FFFF_FFFF_F000 です。次の表に reg_dpu_instr_addr の詳細を示します。

表 1. reg_dpu_instr_addr
レジスタ アドレス オフセット タイプ 説明
reg_dpu0_instr_addr 0x20C 32 R/W 外部メモリに格納した DPUCZDX8G core0 命令の開始アドレス。下位 28 ビットが有効。
reg_dpu1_instr_addr 0x30C 32 R/W 外部メモリに格納した DPUCZDX8G core1 命令の開始アドレス。下位 28 ビットが有効。
reg_dpu2_instr_addr 0x40C 32 R/W 外部メモリに格納した DPUCZDX8G core2 命令の開始アドレス。下位 28 ビットが有効。
reg_dpu3_instr_addr 0x50C 32 R/W 外部メモリに格納した DPUCZDX8G core3 命令の開始アドレス。下位 28 ビットが有効。