ハードウェア アーキテクチャ - 4.1 日本語

次の図に、DPUCZDX8G のハードウェア アーキテクチャの詳細を示します。起動後、DPUCZDX8G はオフチップ メモリから命令をフェッチし、演算エンジンの動作を制御します。命令は、レイヤー融合など高度な最適化機能を持つ Vitis™ AI コンパイラによって生成されます。

オンチップ メモリを、入力アクティベーション、中間層特徴マップ、および出力メタデータのバッファーとして使用することで、高スループットと高い効率性を実現します。外部メモリの帯域幅要件を軽減するため、なるべく多くのデータを再利用します。演算エンジンには、多段パイプライン デザインを使用しています。プロセッシング エレメント (PE) はザイリンクス デバイスに含まれる乗算器、加算器、アキュムレータなどの構築ブロックを最大限に利用します。