m_axi_dpu_aclk (1x) と dpu_2x_clk クロックは同期してエッジ アラインの関係である必要があります。これを可能にするにはさまざまな方法がありますが、次の図に示すクロック トポロジを推奨しています。
図 1. 推奨回路
図のように MMCM ブロックと 2 つの BUFGCE_DIV ブロックがインスタンシエートされており、1x および 2x のクロックを生成します。clk_in1 の周波数は任意で、MMCMCLKOUT の周波数は dpu_clk_2x のターゲット周波数 (BUFGCE_DIV_CLK2_INST BUFGCE_DIVIDE =1) と同じにする必要があります。その後、BUFGCE_DIV_CLK1_INST は MMCM 出力クロックの周波数を 2 分周した周波数に設定します。これで、2 つの出力クロックは同期して位相が揃います。MMCM から BUFGCE_DIV インスタンスへの専用配線により、2 つのクロック間のスキューが最小限に抑えられます。