- コンフィギュレーション レジスタおよびステータス レジスタへのアクセス用に 1 つの AXI スレーブ インターフェイスをサポート。
- 命令フェッチ用に 1 つの AXI マスター インターフェイスをサポート。
- チャネルごとに個別の構成が可能。
- ロジック リソースの使用率と並列度の両方がスケーリング可能で、複数のバリエーションで IP を利用可能。構成可能なアーキテクチャには、B512、B800、B1024、B1152、B1600、B2304、B3136、B4096 があり、これらの名称は DPU クロック サイクルあたりの合計 MAC 数を表しています。
- ソフトウェアと IP コアを使用して、単一の AMD ザイリンクス SoC で最大 4 つのホモジニアス DPU インスタンスを構築可能
DPUCZDX8G でサポートされている主な演算機能は次のとおりです。
- Convolution、Transposed Convolution
- Depthwise Convolution、Depthwise Transposed Convolution
- Max Pooling
- AveragePool
- ReLU、ReLU6、Leaky ReLU、Hard Sigmoid、Hard Swish
- Elementwise-Sum、Elementwise-Multiply
- Dilation
- Reorg
- Correlation (1D/2D)
- チャネルの次元に沿った Argmax および Max
- Fully Connected Layer
- Softmax
- Concat、Batch Normalization