最初に表示されるカスタマイズ画面では、コンポーネント名、基準クロック周波数、レーン幅、スピードなど、コアの基本パラメーターを定義します。
図 1. [Basic] タブ
- Component Name
- 生成するコアの出力ファイルのベース名です。名前の最初の文字は、アルファベットにする必要があります。また、使用できる文字は英数字 (a ～ z、0 ～ 9) とアンダースコア (_) のみです。
- Link Width
- コアには初期レーン幅を選択する必要があります。 サポートされるレーン幅は、x1、x2、x4、x8、および x16 です。
- Maximum Link Speed
- デバイスでサポートされている最大リンク スピードを選択できます。サポートされるリンク スピードは、次のとおりです。
- 2.5Gb/s、5.0Gb/s、8.0Gb/s および 16.0Gb/s。16.0Gb/s は、x1、x2、x4、および x8 のレーン幅でのみ使用可能です。
- Input Reference Clock Frequency
-
sys_clkで供給される基準クロックの入力周波数を選択します。これが、IP の GT REFCLK 周波数となります。サポートされる値は、100MHz、125MHz、および 250MHz です。クロッキングの詳細は、クロッキング を参照してください。 - Output User Clock Frequency
-
PCIe MAC が使用する出力 USERCLK の周波数を選択します。
コアのクロッキングの詳細は、クロッキング を参照してください。
表 1. ザイリンクス PCIe MAC ありのユーザー クロック オプション スピード レーン ユーザー クロック (MHz) Gen1
x1 62.5、125、250 x2 62.5、125、250 x4 62.5、125、250 x8 62.5、125、250 x16 62.5、125、250 Gen2
x1 62.5、125、250 x2 62.5、125、250 x4 62.5、125、250 x8 62.5、125、250 x16 62.5、125、250 Gen3
x1 62.5、125、250 x2 62.5、125、250 x4 62.5、125、250 x8 62.5、125、250 x16 62.5、125、250、500 Gen4
x1 125、250 x2 125、250 x4 125、250 x8 125、250、500 - Output Core Clock Frequency
- PCIe MAC が使用する出力
coreclkの周波数を選択します。すべての構成で 250MHz がサポートされます。x16 Gen3 (8.0Gb/s) および x8 Gen4 (16.0Gb/s) の場合、500MHz がサポートされます。コアのクロッキングの詳細は、クロッキング を参照してください。 - PLL Type
- 使用する GT の PLL タイプを選択します。
すべてのスピードで PCIe PHY IP は [PLL Type] として [LCPLL] を使用します。ただし TXPROGDIV のクロック ソースは内部で RPLL を使用します。
表 2. PLL タイプ リンク スピード PLL タイプ 説明 2.5GT/s LCPLL デフォルトは LCPLL です。 5.0GT/s LCPLL デフォルトは LCPLL です。 8.0GT/s LCPLL デフォルトは LCPLL です。 16.0GT/s LCPLL デフォルトは LCPLL です。