| この LogiCORE™ IP について | |
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| コアの概要 | |
| サポートされるデバイス ファミリ 1 |
Versal® ACAP および Versal プレミアム ACAP |
| サポートされるユーザー インターフェイス | N/A |
| リソース | 性能とリソース使用状況 |
| コアに含まれるもの | |
| デザイン ファイル | Verilog |
| サンプル デザイン | Verilog |
| テストベンチ | Verilog |
| 制約ファイル | ザイリンクス デザイン制約ファイル (XDC) |
| シミュレーション モデル | Verilog |
| サポートされるソフトウェア ドライバー | N/A |
| テスト済みデザイン フロー 2 | |
| デザイン入力 | Vivado® Design Suite |
| シミュレーション | サポートされるシミュレータについては、Vivado Design Suite ユーザー ガイド: リリース ノート、インストール、およびライセンス を参照。 |
| 合成 | Vivado 合成 |
| サポート | |
| リリース ノートと既知の問題 | マスター アンサー レコード: 72289 |
| すべての Vivado IP 変更ログ | Vivado IP 変更ログ マスター リリース アンサー: 72775 |
| ザイリンクス サポート ウェブ ページ | |
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