この付録では、 Versal® プレミアム デバイスのギガビット トランシーバー (GT) の選択ガイドと、GT ロケーションの選択時に考慮に入れる必要がある推奨事項を示します。この付録には、CPM5 (Versal ACAP の PCI Express® 用 CPM モード)、PL PCIe5 (Versal ACAP Integrated Block for PCI Express)、および Versal ACAP PHY for PCI Express に関するガイダンスがあります。この付録では、 PL PCIe5 Versal Premium ACAP PHY for PCIe IP に関するガイダンスに重点を置いて説明しますが、その他のガイダンスも関連する場合があるため、情報提供を目的として説明します。
1 つの GT クワッドは、4 つの GT レーンで構成されます。ザイリンクス PCIe MAC を備える PHY IP ベース ソリューションの GT クワッドを選択する場合、ザイリンクス では、ザイリンクス PCIe マクロに最も近い位置にある GT クワッドを使用することを推奨します。この条件は必須ではありませんが、これによってデザインの配置、配線、タイミングが向上します。
- x1、x2、および x4 のリンク幅には、1 つのボンディングされた GT クワッドが必要です。2 つの GT クワッド間でレーンを分割しないでください。
- x8 のリンク幅には、同じ SLR 内でボンディングされた 2 つの隣接する GT クワッドが必要です。
- x16 のリンク幅には、同じ SLR 内でボンディングされた 4 つの隣接する GT クワッドが必要です。
- 32Gb/s のリンク スピードは、x1、x2 および x4 のリンク幅でサポートされます。
- PL PCIe5 ブロックは、できるだけ PCIe ブロックに隣接する GT を使用する必要があります。
- CPM5 から GT への接続は、CPM の設定に基づいて固定されます。
CPM5 に関連付けられる GTYP は、CPM5 のユース ケース専用です。PL PCIe5 や Versal Premium ACAP PHY for PCI Express には使用できません。
デバイス内の CPM5 関連以外の GTYP は、PL ベースのソリューションに使用できます。PL PCIe5 および Versal Premium ACAP PHY for PCI Express。
x1、x2、x4、および x8 構成では、PCIe 基準クロックは、PCIe レーン 0 の GT クワッド内の GTREFCLK0 を使用します。x16 構成では、PCIe 基準クロックは、レーン 8 ～ 11 に関連付けられる GT クワッドの GTREFCLK0 を使用する必要があります。これにより、クロックは 16 PCIe レーンすべてに転送されます。
PL PCIe5 および Versal Premium ACAP PHY for PCI Express デザインの PCIe リセット ピンは、互換性のある任意のシングルエンド PL IO ピンの位置に接続できます。CPM5 では、各 CPM5 PCIe コントローラー用のリセット IO ピンを個別に駆動する必要があります。