の GT の選択およびピン プランニング - 1.0 日本語

この付録では、 Versal® デバイス対応のギガビット トランシーバー (GT) の選択ガイドと、GT ロケーションの選択時に考慮に入れる必要がある推奨事項を示します。この付録には、CPM、PL PCIe® および PHY IP ベースのソリューションに関するガイダンスがあります。このガイドでは、 IP に関するガイダンスに重点を置いて説明しますが、その他のガイダンスも関連する場合があるため、情報提供を目的として説明します。

1 つの GT クワッドは、4 つの GT レーンで構成されます。CPM4 の GT クワッドと基準クロックの位置は、目的のリンクの設定に基づいて固定されます (GT クワッドの位置 を参照)。ザイリンクス PCIe MAC を備える PHY IP ベース ソリューションの GT クワッドを選択する場合、ザイリンクス では、ザイリンクス PCIe マクロに最も近い位置にある GT クワッドを使用することを推奨します。この条件は必須ではありませんが、これによってデザインの配置、配線、タイミングが向上します。

• x1、x2、および x4 のリンク幅には、1 つのボンディングされた GT クワッドが必要です。2 つの GT クワッド間でレーンを分割しないでください。
• x8 のリンク幅には、同じ SLR 内でボンディングされた 2 つの隣接する GT クワッドが必要です。
• x16 のリンク幅には、同じ SLR 内でボンディングされた 4 つの隣接する GT クワッドが必要です。
• PL PCIe ブロックは、できるだけ PCIe ブロックに隣接する GT を使用する必要があります。
• CPM から GT への接続は、CPM の設定に基づいて固定されます。

GT がデバイスの左側にある場合、PCIe レーン 0 は、一番下の GT クワッドの一番下の GT に配置されます。次のレーンは次の利用可能な GT を使用します。レーン番号が 1 つ大きくなるたびに、デバイスの上の方へ垂直に移動します。つまり、最も大きい PCIe レーン番号は、PCIe に使用される一番上の GT クワッドの一番上の GT を使用します。

GT がデバイスの右側にある場合、PCIe レーン 0 は、一番上の GT クワッドの一番上の GT に配置されます。次のレーンは次の利用可能な GT を使用します。レーン番号が 1 つ大きくなるたびに、デバイスの下の方へ垂直に移動します。つまり、最も大きい PCIe レーン番号は、PCIe に使用される一番下の GT クワッドの一番下の GT を使用します。

x1、x2、x4、および x8 構成では、PCIe 基準クロックは、PCIe レーン 0 の GT クワッド内の GTREFCLK0 を使用します。x16 構成では、PCIe 基準クロックは、レーン 8 ～ 11 に関連付けられる GT クワッドの GTREFCLK0 を使用する必要があります。これにより、クロックは 16 PCIe レーンすべてに転送されます。

CPM デザインの PCIe リセット ピンは、2 つの PCIe コントローラーのぞれぞれに対して指定されたピンのうちの 1 つに接続する必要があります。PL PCIe および PHY IP デザインの PCIe リセット ピンは、互換性のある任意の PL ピンの位置に接続できますが、CPM PCIe リセット ピンに接続することもできます (そのピンに対応する CPM PCIe コントローラーを使用していない場合)。これを次の表に示します。

PCIe PHY IP には、lane_reversal と lane_order の 2 つの Vivado tcl パラメーターがあります。lane_reversal の値は true または false (デフォルト) で、lane_order の値は Bottom (デフォルト) または Top です。たとえば x2 デザインでは、デフォルトでは PCIe MAC[1:0] の PIPE 信号は GT QUAD[1:0] の PIPE 信号に接続されます。lane_reversal {true} を適用した場合、PCIe MAC[1:0] の PIPE 信号は GT QUAD[0:1] の PIPE 信号に接続されます。lane_order {Top} を適用した場合、PCIe MAC[1:0] の PIPE 信号は GT QUAD[3:2] の PIPE 信号に接続されます。