- Versal™ ACAP PHY for PCI Express® IP の GTY は、基準クロック 100MHz、125MHz、または 250MHz の PCIe® アプリケーションをサポートするように構成できます。
- 基準クロックは同期または非同期が可能です。
-
phy_pclkは、PIPE インターフェイス、FPGA ファブリック、および GTY [TX/RX]usrclkと [TX/RX]usrclk2のプライマリ クロックです。 -
phy_pclk以外にも、PCIe MAC をサポートするクロック (phy_coreclk、phy_userclk2、phy_userclk) があります。 - これらのクロックは
BUFG_GTsを使用して生成するため、MMCM は必要ありません。 - この基準クロックを FPGA ファブリックで使用するには、
BUFG_GTがもう 1 つ必要です。 - GTY 基準クロックのソースは IBUFDS_GTE5 から直接供給する必要があります。
次の図に、x2 レーン幅にコンフィギュレーションした Versal ACAP PCIe PHY IP のクロック アーキテクチャを示します。
図 1. クロック アーキテクチャ
- PIPE_CLK (
phy_pclk) - PIPE インターフェイスのクロッキング用に Versal デバイスの GTY に供給されます。PIPE クロックは Gen1 では 125MHz、Gen2/Gen3 では 250MHz、Gen4 では 500MHz とする必要があります。PIPE インターフェイス幅は Gen1/Gen2 では 16 ビット、Gen3/Gen4 では 32 ビットです。ブロックに対する PIPE クロック周波数入力は、FPGA グローバル クロッキング インフラストラクチャの
BUFG_GTリソースを使用して、現在選択されている動作速度に応じて動的に切り替わります。
- CORE_CLK (
phy_coreclk) - CORE_CLK は PCIe ブロックの最も主要なクロック ドメインで、ハード ブロックに接続した UltraRAM の駆動にも
core_clkを使用します。
- USER_CLK (
phy_userclk) - AXI4 ST 以外のユーザー インターフェイスにクロックを供給します。周波数は 62.5、125、250 または 500MHz とすることができます (データ レート、レーン数およびトランザクション インターフェイス幅による)。
- USER_CLK2 (
phy_userclk2) -
AXI4 ST ユーザー インターフェイスにクロックを供給します。ブロック外部では
user_clk2はcore_clkまたはuser_clk(コンフィギュレーションによる) と同じで、BUFG_GTで駆動されます。ブロック内部ではuser_clk2はcore_clkとuser_clk_enを使用して生成され、core_clkまたはuser_clkと同じになります。