| ポート名 | 幅 | I/O | クロック | 説明 |
|---|---|---|---|---|
| pcie_refclk | 1 | 入力 | refclk | ファブリック ロジックの基準クロック。基準クロックの推奨値は 100MHz です。このクロックは、フリーランニングで安定している必要があります。この基準クロックは同期または非同期が可能です。同期モードでは、PPM は 0 です。非同期モードでは、PPM は最大 ±300PPM (ワースト ケースで 600PPM) です。refclk 差動ペアは PHY IP の IBUFDS に接続されます。IBUFDS_GTE5 の出力のうち 1 つが、PHY_IP のソフト モジュール (Phy_Wrapper) に接続されます。その他の出力は BUFG_GT に接続されます。BUFG_GT 出力 (phy_gtrefclk) は、GT_Quads の基準クロックとして使用されます。
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| phy_gtrefclk | 1 | 入力 | refclk | GT_QUADS の基準クロック。このクロックは IBUFDS_GTE5 から直接駆動する必要があります。定義と周波数は phy_refclk と同じです。 |
| sys_reset | 1 | 入力 | 非同期 | この信号をロジック Low にすると、PHY がリセットされます。PCIe PERST_N に接続する必要があります。極性はアクティブ Low です。 |
| phy_coreclk | 1 | 出力 | coreclk | コア クロック。次のオプションがあります。
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| phy_userclk | 1 | 出力 | userclk | ユーザー クロック。次のオプションがあります。
phy_userclk のエッジと位相は phy_coreclk に揃います。 |
| phy_userclk2 | 1 | 出力 | userclk | このクロックは、コア クロックまたはユーザー クロックと同じです (コンフィギュレーションによる)。現時点で、ユーザー オプションは追加されていません。使用は推奨されません。 |
| phy_mcapclk | 1 | 出力 | mcapclk | このクロックは、phy_userclk と同じです。現時点で、ユーザー オプションは追加されていません。使用は推奨されません。 |
| phy_pclk | 1 | 出力 | pclk | ユーザーが設定することはできません。動作周波数は次のとおりです。
phy_pclk のエッジは phy_coreclk および phy_userclk に揃いますが、位相は揃いません。 |