ここでは、 Vivado® Design Suite でコアに制約を指定する方法について説明します。
必須の制約
PCIe PHY IP ソリューションが特定の性能要件を満たすには、タイミングなどの物理的なインプリメンテーション制約を指定する必要があります。これらの制約は、ザイリンクス デザイン制約 (XDC) ファイルで与えます。生成される XDC ファイルにあるピン配置および階層名は、提供されているサンプル デザインに対応しています。
IBUFDS_GTE5 インスタンス、sys_rst 用の IBUF インスタンス、さらにこれらに関連付けられているタイミング制約を、ローカル デザインの最上位にコピーします。
sys_rst およびsys_rst_override ピンには、使用する開発ボードに応じたロケーション制約を指定する必要があります。
また、GT ロケーション制約も適用する必要があります。詳細は、の GT の選択およびピン プランニング を参照してください。
統合ブロック ソリューションで提供されている制約は、ハードウェア上でテスト済みで、一貫した結果を提供します。制約は変更可能ですが、各制約をよく理解した上で変更してください。また、提供されている制約を規定から逸脱した形で使用したデザインに対してはサポートを提供しておりません。
デバイス、パッケージ、スピード グレードの選択
XDC のデバイス選択セクションには、ターゲット パーツ、パッケージ、スピード グレードが記述されており、この情報がインプリメンテーション ツールに渡されます。
このセクションには常にパーツを選択する行が含まれていますが、パーツまたはパッケージ別のオプションも含まれている場合があります。たとえば、次のようになります。
CONFIG PART = XCVC1902-VSVA2197クロック周波数
create_clock -name sys_clk -period 10 [get_ports sys_clk_p]クロック管理
このセクションは、この IP コア には適用されません。
クロック配置
次の例に示すように、package_pin 制約を使用して REFCLK パッケージ ピンを割り当てます。
set_property LOC GTY_REFCLK_X1Y4[get_cells -hierarchical -filter REF_NAME==IBUFDS_GTE5]次の例に示すように、package_pin 制約を使用して sys_reset パッケージ ピンを割り当てます。
set_property IOSTANDARD LVCMOS18 [get_ports sys_rst_n]set_property PACKAGE_PIN K35 [get_ports sys_rst_n]バンク設定
このセクションは、この IP コア には適用されません。
トランシーバーの配置
GT ロケーション制約を割り当てます。x16 構成では、4 つの GT クワッドに制約を指定する必要があります。x8 構成では、2 つの GT クワッドに制約を指定する必要があります。x1、x2、および x4 構成では、1 つの GT クワッドに制約を指定する必要があります。次に、x16 デザインの GT ロケーション制約の例を示します。
set_property LOC GTY_QUAD_X1Y3 [get_cells $gt_quads -filter NAME=~*/gt_quad_3/*]set_property LOC GTY_QUAD_X1Y2 [get_cells $gt_quads -filter NAME=~*/gt_quad_2/*]set_property LOC GTY_QUAD_X1Y1 [get_cells $gt_quads -filter NAME=~*/gt_quad_1/*]set_property LOC GTY_QUAD_X1Y0 [get_cells $gt_quads -filter NAME=~*/gt_quad_0/*]I/O 規格と配置
このセクションは、この IP コア には適用されません。