コマンド信号インターフェイスのポート - 1.0 日本語

Versal ACAP PHY for PCI Express v1.0 LogiCORE IP 製品ガイド (PG345)

Document ID: PG345
Release Date: 2022-04-26
Version: 1.0 日本語

表 1. コマンド信号
ポート名	幅	I/O	クロックドメイン	説明
phy_txdetectrx	1	入力	pclk	この信号がロジック High で POWERDOWN が P1 ローパワーステートの場合、PHY に対してレシーバー検出の実行を要求します。レシーバー検出が完了すると、phystatus が PCLK の 1 サイクル間アサートします。phystatus が PCLK の 1 サイクル間ロジック High になると、レシーバー検出のステータスが rxstatus に示されます。 rxstatus = 000b: レシーバーが存在しない rxstatus = 001b: レシーバーが存在する
phy_txelecidle	1	入力	pclk	この信号がロジック High の場合 tx[p/n] を強制的に電気的アイドルにします。電気的アイドルの間、tx[p/n] は DC 同相電圧に駆動されます。レーンごとの信号。
phy_txcompliance	1	入力	pclk	この信号がロジック High の場合、ランニングディスパリティを負の値に設定します。PCIe コンプライアンスパターン送信時に使用します。レーンごとの信号。
phy_rxpolarity	1	入力	pclk	この信号がロジック High の場合、PHY に対して受信データの極性反転を要求します。レーンごとの信号。
phy_powerdown[1:0]	2	入力	pclk	PHY に対して省電力ステートへの移行、または通常の電力ステートへの復帰を要求します。パワーマネージメントが完了すると、PHYSTATUS が PCLK の 1 サイクル間アサートします。 00b: P0、通常動作。 01b: P0s、復帰時のレイテンシが短い省電力ステート。 10b: P1、復帰時のレイテンシが長い省電力ステート。 11b: P2、最も省電力なステート。 P2 はサポートされません。
phy_rate[1:0]	2	入力	pclk	PHY に対して動的レート変更の実行を要求します。レート変更が完了すると、PHYSTATUS が PCLK の 1 サイクル間アサートします。PHY がレート変更中は、rxvalid、rxdata、および rxstatus を無視する必要があります。 00b: Gen1 01b: Gen2 10b: Gen3 11b: Gen4 シミュレーションモード (PHY_SIM_EN = TRUE) で Gen3 のスピード変更の場合、PHYSTATUS のアサートには約 45μs かかります。